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비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 동적 쓰레드홀드 전압 모오스와 2-비트 비휘발성 메모리 소자 제조 방법 및 그 구조

  • 기술번호 : KST2014007844
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor)와 비휘발성 메모리 제작 방법 및 그 구조에 관한 것이다. 본 발명의 일실시예에 따른 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제조 방법은, (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하여 이루어 진다. 핀 전계 효과 트랜지스터(FinFET), 화학.기계적 연마(CMP), 이중 게이트(Double Gate), 이중 비트 비휘발성 메모리 소자, 동적 쓰레드홀드 전압 모오스(Dynamic threshold voltage MOS)
Int. CL B82Y 40/00 (2011.01) H01L 21/336 (2011.01)
CPC H01L 29/7855(2013.01) H01L 29/7855(2013.01)
출원번호/일자 1020040105961 (2004.12.15)
출원인 한국과학기술원
등록번호/일자 10-0629183-0000 (2006.09.21)
공개번호/일자 10-2006-0068038 (2006.06.21) 문서열기
공고번호/일자 (20060927) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.12.15)
심사청구항수 58

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이현진 대한민국 대전광역시 유성구
2 최양규 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 박경완 대한민국 서울(특허법인 퇴사후 사무소변경 미신고)
2 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2004.12.15 수리 (Accepted) 1-1-2004-0590068-51
2 선행기술조사의뢰서
Request for Prior Art Search		 2006.01.16 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2006.02.20 수리 (Accepted) 9-1-2006-0013173-47
4 의견제출통지서
Notification of reason for refusal		 2006.03.07 발송처리완료 (Completion of Transmission) 9-5-2006-0135635-50
5 지정기간연장신청서
Request for Extension of Designated Period		 2006.05.04 수리 (Accepted) 1-1-2006-0318391-50
6 의견서
Written Opinion		 2006.06.02 수리 (Accepted) 1-1-2006-0390998-20
7 명세서등보정서
Amendment to Description, etc.		 2006.06.02 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0390993-03
8 등록결정서
Decision to grant		 2006.09.20 발송처리완료 (Completion of Transmission) 9-5-2006-0544110-85
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor) 소자 제작 방법
2 2
제1항에 있어서, 상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
3 3
제1항에 있어서, 상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
4 4
제1항에 있어서, 상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
5 5
제1항에 있어서, 상기 (e)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
6 6
제1항에 있어서, 상기 (e)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
7 7
제1항에 있어서, 상기 (e)단계의 불순물 주입에 있어서, 이온이 게이트를 통과하여 기판까지 도달하는 채널링(Channeling) 효과를 제거할 수 있도록 차단 산화층(Screen Oxide)을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
8 8
제1항에 있어서, 상기 (e)단계의 게이트를 형성하기 위하여, 상기 게이트 한쪽에 n+타입의 불순물을 주입하고, 상기 게이트 반대쪽에 p+타입의 불순물을 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
9 9
제8항에 있어서, 상기 게이트 물질은 폴리실리콘이고, 상기 n+타입 불순물은 As 또는 P이고, 상기 p+타입 불순물은 B 또는 BF2인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
10 10
제1항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;상기 실리콘 채널의 일방으로 이온이 주입되어, 비대칭적인 두께로 형성된 상기 게이트 산화막; 및상기 게이트 산화막에 증착되고, 상기 실리콘 핀 양방으로 서로 다른 타입의 불순물이 각각 주입된 상기 게이트;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자
11 11
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리톤 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (e) 전자 포획을 위하여 절연막 트랩에 전자를 포획시키는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조로 질화막과 산화막을 순차적으로 성장 및 증착시키는 단계; (f) 게이트 물질을 증착 한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
12 12
제11항에 있어서, 상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
13 13
제11항에 있어서, 상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
14 14
제11항에 있어서, 상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
15 15
제11항에 있어서, 상기 (f)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
16 16
제11항에 있어서, 상기 (f)단계의 게이트를 형성하기 위하여, 상기 게이트 한쪽에 n+타입의 불순물을 주입하고, 상기 게이트 반대쪽에 p+타입의 불순물을 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
17 17
제16항에 있어서, 상기 게이트 물질은 폴리실리콘이고, 상기 n+타입 불순물은 As 또는 P이고, 상기 p+타입 불순물은 B 또는 BF2인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
18 18
제11항에 있어서, 상기 (f)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
19 19
제11항에 있어서, 상기 (f)단계의 불순물 주입에 있어서, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
20 20
제1항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방으로 이온이 주입되어 형성된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 게이트 산화막에 증착된 상기 게이트를 포함하는 제1 비휘발성 메모리 소자; 및상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에 형성된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 게이트 산화막에 증착된 상기 게이트를 포함하는 제2 비휘발성 메모리 소자;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자
21 21
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 EOT(effective oxide thickness)를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
22 22
제21항에 있어서, 상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
23 23
제21항에 있어서, 상기 (c)단계의 high-k 물질의 증착 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
24 24
제21항에 있어서, 상기 (c)단계의 high-k 물질은 게이트 유전막으로 실리콘 핀의 한면에 AlO3를 다른 면에는 HfO2를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
25 25
제21항에 있어서, 상기 (c)단계의 high-k 물질의 게이트 유전막의 유전율 차는 on-state/off-state의 문턱 전압 차를 크게하는 것에 의하여 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
26 26
제21항에 있어서, 상기 (c)단계의 high-k 물질을 경사지게 증착함에 있어서, 상기 실리콘을 포함하는 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 실리콘을 포함하는 기판을 장착시킨 척을 돌려 증착하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
27 27
제21항에 있어서, 상기 (d)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
28 28
제21항에 있어서, 상기 (d)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
29 29
제21항에 있어서, 상기 (d)단계의 게이트를 형성하기 위하여, 상기 게이트 한쪽에 n+타입의 불순물을 주입하고, 상기 게이트 반대쪽에 p+타입의 불순물을 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
30 30
제21항에 있어서, 상기 게이트 물질은 폴리실리콘이고, 상기 n+타입 불순물은 As 또는 P이고, 상기 p+타입 불순물은 B 또는 BF2인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
31 31
제21항에 있어서, 상기 (d)단계의 불순물 주입은, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는 단계를 더 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
32 32
제21항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;상기 실리콘 채널의 양방(兩方)으로 각각 서로 다른 유전상수를 갖는 물질이 경사지게 증착되어, 상기 하부 절연막의 상면과 상기 실리콘 채널의 측면에 비대칭적인 두께로 형성된 상기 게이트 산화막; 및상기 게이트 산화막에 증착되고, 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물이 주입된 상기 게이트;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자
33 33
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하고, 상기 (c)단계의 high-k 물질을 증착 후, 전자의 포획을 위하여 SONOS 구조로 절연막 트랩에 전자를 포획시키는 구조인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
34 34
제33항에 있어서, 상기 (c)단계의 high-k 물질의 게이트 유전막의 유전율 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한 구조인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
35 35
제33항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방에서 제1 물질이 증착된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 게이트 산화막에 증착된 상기 게이트를 포함하는 제1 비휘발성 메모리 소자; 및상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에서 제2 물질이 증착된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 게이트 산화막에 증착된 상기 게이트를 포함하는 제2 비휘발성 메모리 소자;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 2-비트 비휘발성 메모리 소자
36 36
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계; (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
37 37
제36항에 있어서, 상기 (a)단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
38 38
제36항에 있어서, 상기 (d)단계에서 실리콘 핀 한쪽의 게이트에 n-type의 불순물을 주입하고, 상기 (e)단계에서 실리콘 핀 다른 쪽의 게이트에 (f)단계에 주입될 p-type 불순물 보다 낮은 농도로 높은 에너지를 이용하여 p-type 불순물을 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
39 39
제36항에 있어서, 상기 (d), (e) 및 (f)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
40 40
제36항에 있어서, 상기 (d), (e) 및 (f)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
41 41
제36항에 있어서, 상기 (d), (e) 및 (f)단계의 불순물 주입시, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입한 후 다시 제거하는 단계를 더 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
42 42
제36항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 DTMOS 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;상기 실리콘 채널에 형성된 상기 게이트 산화막; 및상기 게이트 산화막에 증착되고, 각각 상이한 방향에서 도핑농도가 다른 물질이 각각 주입된 상기 게이트;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자
43 43
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계; (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하고, 상기 (c)단계의 동일한 두께의 게이트 산화막을 성장시킨 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
44 44
제43항에 있어서, 상기 낮은 dopant 농도, 높은 주입 에너지로 주입되는 불순물의 농도와 주입 에너지에 따라 변화되는 등가 게이트 산화막과 반대쪽 게이트의 산화과정에 의해 형성된 게이트 산화막의 유전율 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
45 45
제43항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널에 형성된 상기 게이트 산화막, 상기 게이트 산화막에 형성된 상기 질화막, 상기 질화막에 형성된 상기 산화막 및 상기 게이트 산화막에 증착되고, 제1 물질로 도핑된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자; 및상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 게이트 산화막, 상기 질화막, 상기 산화막 및 상기 게이트 산화막에 증착되고, 제2 물질로 도핑된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자; 를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자
46 46
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
47 47
제46항에 있어서, 상기 (a)단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
48 48
제46항에 있어서, 상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
49 49
제46항에 있어서, 상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
50 50
제46항에 있어서, 상기 (e)단계의 금속 물질 증착 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
51 51
제46항에 있어서, 상기 (e)단계의 게이트 물질은 실리콘 핀 한면에 일함수가 5eV보다 큰 금속물질과, 실리콘 핀 다른 면에는 일함수가 4eV보다 작은 금속물질을 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
52 52
제46항에 있어서, 상기 (e)단계의 게이트를 형성하는 금속물질의 일함수 차는 on-state/ off-state의 문턱 전압 차를 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
53 53
제46항에 있어서, 상기 (e)단계의 게이트 물질로 금속을 경사지게 증착하는 경우, 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌려 증착하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법
54 54
제46항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인;상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널;상기 실리콘 채널의 일방으로 이온이 주입되어, 비대칭적인 두께로 형성된 상기 게이트 산화막; 및상기 게이트 산화막의 양방(兩方)으로 경사지게 서로 다른 일함수를 갖는 물질이 각각 증착되어, 비대칭적인 두께로 형성된 상기 게이트;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자
55 55
(a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; 를 포함하고, 상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
56 56
제55항에 있어서, 상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
57 57
제55항에 있어서, 상기 (d)단계의 게이트로 형성될 금속물질의 일함수 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법
58 58
제55항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방으로 제1 물질이 증착된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 산화막에 경사지게 제1 물질이 증착된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자; 및상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에서 제2 물질이 증착된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 산화막에 경사지게 제2 물질이 증착된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자
59 58
제55항에 의한 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 형성된,상기 하부절연막 상에 상기 실리콘이 패터닝된 상기 소오스 및 상기 드레인, 상기 소오스와 상기 드레인을 연결하는 상기 실리콘 채널, 상기 실리콘 채널의 일방으로 제1 물질이 증착된 제1 게이트 산화막, 상기 제1 게이트 산화막에 형성된 제1 질화막, 상기 제1 질화막에 형성된 제1 산화막 및 상기 제1 산화막에 경사지게 제1 물질이 증착된 제1 게이트를 포함하는 제1 비휘발성 메모리 소자; 및상기 소오스, 상기 드레인, 상기 실리콘 채널, 상기 실리콘 채널의 일방의 타방에서 제2 물질이 증착된 제2 게이트 산화막, 상기 제2 게이트 산화막에 형성된 제2 질화막, 상기 제2 질화막에 형성된 제2 산화막 및 상기 제2 산화막에 경사지게 제2 물질이 증착된 제2 게이트를 포함하는 제2 비휘발성 메모리 소자;를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.