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(a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계;
(b) 상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계; 및
(c) 폴리머를 경화시키는 단계를 포함하는 비어 홀의 충진방법
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2
제 1 항에 있어서,
(d) 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비어 홀의 충진방법
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3 |
3
제 1 항에 있어서,
상기 도전성 입자의 입경은 1nm 내지 30nm인 것을 특징으로 하는 비어 홀의 충진방법
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4
제 1 항에 있어서,
상기 도전성 입자는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 비어 홀의 충진방법
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5
제 4 항에 있어서,
상기 도전성 입자는 탄소 나노 튜브를 더 포함하는 것을 특징으로 하는 비어 홀의 충진방법
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6
제 1 항에 있어서,
상기 폴리머는 열가소성 수지, 열경화성 수지 및 광반응성 수지로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 비어 홀의 충진방법
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7 |
7
제 1 항에 있어서,
상기 이방성 도전 접속제는 표면활성화 수지를 더 포함하는 것을 특징으로 하는 비어 홀의 충진방법
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8
제 1 항에 있어서,
상기 시드 금속층은 기판 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 비어 홀의 충진방법
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9
제 8 항에 있어서,
상기 제 2 금속층은 니켈 또는 금으로 형성된 것을 특징으로 하는 비어 홀의 충진방법
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10
(a) 용융 가능하며, 1nm 내지 30㎛의 입경을 갖는 도전성 입자와 상기 도전성 입자의 융점에서 경화되지 않는 폴리머를 포함하는 이방성 도전 접속제를 시드 금속층으로 도금된 비어 홀이 형성된 기판의 개구부에 도포하는 단계;
(b)상기 이방성 도전 접속제를 상기 폴리머의 경화가 완료되지 않는 온도까지 가열하여 도전성 입자를 비어 홀에 충진하는 단계;
(c) 폴리머를 경화시킨 후, 기판의 표면에 경화된 폴리머를 선택적으로 제거하는 단계; 및
(d) 상기 비어 홀에 충진된 도전성 입자와 배선 기판을 전기적으로 접속시키는 단계를 포함하는 반도체 패키지 방법
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제 10 항에 있어서,
상기 도전성 입자의 입경은 1nm 내지 30nm인 것을 특징으로 하는 반도체 패키지 방법
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12
제 10 항에 있어서,
상기 도전성 입자는 금속, 비금속 및 합금으로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 반도체 패키지 방법
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13
제 12 항에 있어서,
상기 도전성 입자는 탄소 나노 튜브를 더 포함하는 것을 특징으로 하는 반도체 패키지 방법
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14
제 10 항에 있어서,
상기 폴리머는 열가소성 수지, 열경화성 수지 및 광반응성 수지로 이루어진 그룹으로부터 선택된 하나 이상인 것을 특징으로 하는 반도체 패키지 방법
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15
제 10 항에 있어서,
상기 이방성 도전 접속제는 표면활성화 수지를 더 포함하는 것을 특징으로 하는 반도체 패키지 방법
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16
제 10 항에 있어서,
상기 시드 금속층은 기판 표면에 형성된 제 1 금속층 및 제 1 금속층의 표면에 형성된 제 2 금속층을 포함하는 것을 특징으로 하는 반도체 패키지 방법
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17
제 16 항에 있어서,
상기 제 2 금속층은 니켈 또는 금으로 형성된 것을 특징으로 하는 반도체 패키지 방법
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