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전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법

  • 기술번호 : KST2015076807
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법에 관한 것이다.본 발명에서는 리소그라피 공정에 의하여 전도 채널에 수직으로 폴리실리콘 게이트를 형성하며, 폴리실리콘 게이트의 측면 산화 공정과 식각 공정을 이용하여 게이트의 길이를 리소그라피 공정에 의하여 정해진 선폭 미만으로 줄인다. 이에 따라 전계 효과 트랜지스터의 소오스와 드레인 간의 길이도 줄일 수 있다.본 발명의 방법을 이용하여 전계 효과 트랜지스터의 게이트 길이를 극한적으로 줄임으로써, 이에 따르는 양자 효과의 전자 소자를 제작할 수 있다.
Int. CL H01L 21/335 (2006.01)
CPC H01L 21/28035(2013.01) H01L 21/28035(2013.01) H01L 21/28035(2013.01) H01L 21/28035(2013.01)
출원번호/일자 1019980052020 (1998.11.30)
출원인 한국전자통신연구원
등록번호/일자 10-0276695-0000 (2000.10.02)
공개번호/일자 10-2000-0034646 (2000.06.26) 문서열기
공고번호/일자 (20010302) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.11.30)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박경완 대한민국 대전광역시 유성구
2 이성재 대한민국 대전광역시 유성구
3 신민철 대한민국 대전광역시 중구
4 박문호 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1998.11.30 수리 (Accepted) 1-1-1998-0402492-77
2 특허출원서
Patent Application		 1998.11.30 수리 (Accepted) 1-1-1998-0402491-21
3 출원심사청구서
Request for Examination		 1998.11.30 수리 (Accepted) 1-1-1998-0402493-12
4 등록사정서
Decision to grant		 2000.08.28 발송처리완료 (Completion of Transmission) 9-5-2000-0211506-12
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2008.11.06 수리 (Accepted) 1-1-2008-5055004-78
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

실리콘 기판 상부에 매몰 산화막 및 실리콘막이 적층된 SOI 기판이 제공되는 단계와,

산화 공정을 실시하여 SOI 기판의 실리콘막 상부에 제 1 산화막을 형성한 후 상기 제 1 산화막을 패터닝하는 단계와,

상기 패터닝된 제 1 산화막을 식각 마스크로 이용한 식각 공정으로 상기 실리콘막을 패터닝하여 소오스, 드레인 및 채널 영역을 확정하는 단계와,

전체 구조 상부에 폴리실리콘막 및 제 2 산화막을 순차적으로 형성한 후 상기 제 2 산화막을 패터닝하는 단계와,

상기 패터닝된 제 2 산화막을 식각 마스크로 상기 폴리실리콘막을 식각하여 게이트를 확정하는 단계와,

상기 패터닝된 폴리실리콘막을 측면 방향으로 소정 두께로 산화시키는 단계와,

상기 패터닝된 제 2 산화막 및 제 1 산화막을 순차적으로 제거하고, 이로 인해 상기 패터닝된 폴리실리콘막 하부에 상기 제 1 산화막이 일부 잔류되도록 하는 단계와,

상기 패터닝된 실리콘막 및 폴리실리콘막에 이온 도핑을 실시하는 단계와,

리소그라피, 금속 증착 및 리프트 오프 공정을 순차적으로 실시하여 소오스 영역, 드레인 영역 및 폴리실리콘 게이트 패드에 금속을 증착시킨 후 열처리 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법

2 2

제 1 항에 있어서, 상기 폴리실리콘막은 화학 기상 증착법에 의해 형성되는 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법

3 3

제 1 항에 있어서, 상기 제 2 산화막은 상기 폴리실리콘막을 산화시켜 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법

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제 1 항에 있어서, 상기 패터닝된 실리콘막 및 폴리실리콘막에 도핑되는 이온은 P+ 이온인 것을 특징으로 하는 전계 효과 트랜지스터의 폴리실리콘 게이트 형성 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.