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실리콘 실험실에서 구리 교차오염을 방지할 수 있는 고 밀도/고 균일성 솔더 범프 형성방법

  • 기술번호 : KST2015077809
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 구리 교차오염을 방지할 수 있는 고 밀도/ 고 균일성 솔더 범프(solder bump) 형성방법에 관한 것으로서, 보다 상세하게 설명하면 고 밀도/고 균일성을 갖는 솔더 볼 형성방법 및 구리 교차오염문제의 해결방법에 관한 것이다.상기한 문제를 해결하기 위해 본 발명은 대규모 집적회로 칩 기판위에 전기도금용 전극을 스퍼터링(sputtering)한 후, 다중코팅방법으로 감광제막 코팅을 하여 비아(via)를 형성한 다음에 솔더(solder) 도금을 위한 구리 씨드(Cu seed)를 스퍼터링(sputtering)하여 솔더 볼(solder ball)을 형성하는 것을 특징으로 하는 솔더 범프 형성방법이 제공된다.교차 오염(cross contamination), 솔더 범프, 솔더 볼
Int. CL H01L 21/60 (2006.01)
CPC
출원번호/일자 1020000083260 (2000.12.27)
출원인 한국전자통신연구원
등록번호/일자 10-0404319-0000 (2003.10.22)
공개번호/일자 10-2002-0054227 (2002.07.06) 문서열기
공고번호/일자 (20031101) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2000.12.27)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김성진 대한민국 대전광역시유성구
2 주철원 대한민국 대전광역시유성구
3 백규하 대한민국 대전광역시유성구
4 이희태 대한민국 대전광역시유성구
5 박성수 대한민국 대전광역시유성구
6 송민규 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2000.12.27 수리 (Accepted) 1-1-2000-0281795-17
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
4 의견제출통지서
Notification of reason for refusal		 2002.11.21 발송처리완료 (Completion of Transmission) 9-5-2002-0413346-65
5 의견서
Written Opinion		 2003.01.21 수리 (Accepted) 1-1-2003-0020725-47
6 명세서 등 보정서
Amendment to Description, etc.		 2003.01.21 보정승인 (Acceptance of amendment) 1-1-2003-0020729-29
7 등록결정서
Decision to grant		 2003.07.24 발송처리완료 (Completion of Transmission) 9-5-2003-0279156-10
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

솔더범프 형성방법에 있어서,

고집적회로 칩 기판 상에 전기도금용 전극을 스퍼터링하는 제1 단계;

상기 전극도금용 전극 상에서 감광제를 수회 코팅하여 두께가 50㎛ 내지 70㎛ 두께의 감광제막을 형성하는 제2 단계;

상기 감광제막 상에서 접촉 얼라이너를 이용하여 중접촉(hard contact) 방식으로 노광함으로써 상기 감광제막과 상기 전기도금용 전극을 관통하는 비아를 형성하는 제3 단계;

솔더 도금을 위한 구리/티타늄 씨드를 상기 감광제막 상에 스퍼터링하는 제4 단계;

상기 비아와 상기 감광제막과의 도금 속도차를 이용한 선택적 도금 방법으로 상기 구리/티타늄 씨드에 구리도금을 한 후, 상기 비아에 솔더 도금을 하여 솔더 범프를 형성하는 제5 단계;

상기 감광제막을 제거한 후 상기 솔더 범프간의 도통을 방지되도록 상기 전기도금용 전극을 에칭하는 제6 단계; 및

상기 솔더 범프를 리플로우하여 솔더볼을 형성하는 제7 단계를 포함하는 것을 특징으로 하는 솔더범프 형성방법

2 2

제 1 항에 있어서,

상기 제4 단계는 감광제막 표면 위에 상기 구리 및 솔더가 도금되지 않도록 하기 위하여 구리/티타늄(Cu/Ti) 씨드를 얇게 스퍼터링하는 것을 특징으로 하는 솔더 범프 형성방법

3 3

제 2 항에 있어서,

상기 제5 단계는 상기 감광제막 표면 위의 구리/티타늄(Cu/Ti) 씨드가 비아(via)와 상기 감광제막 표면의 저항 차이를 이용하여 상기 감광제막 표면 위의 구리 씨드를 상기 구리 도금 중에 선택적으로 에칭(self-etching)하는 것을 특징으로 하는 솔더 범프 형성방법

4 4

제 1 항에 있어서,

상기 제2 단계는 상기 50㎛-70㎛ 두께의 감광제막을 얻기 위하여 상기 감광제막을 다중코팅 기술로 코팅하는 것을 특징으로 하는 솔더 범프 형성방법

5 5

삭제
6 6

삭제
7 7

제 1 항에 있어서,

상기 제4 단계 이후에, 상기 구리/티타늄 씨드에 의해 발생 될 수 있는 전류 손실과 상기 감광제막 표면 위에 솔더가 석출되는 것을 방지하기 위하여 구리 버퍼(buffer)를 도금한 후에 상기 구리/티타늄 층을 완전히 에칭하는 단계를 더 포함하는 것을 특징으로 하는 솔더 범프 형성방법

8 8

제 1 항에 있어서,

상기 제5 단계는 솔더 도금을 낮은 전류밀도에서 높은 전류밀도로 서서히 높여줌으로서 균일한 조직의 상기 솔더 도금이 형성되도록 하는 것을 특징으로 하는 솔더 범프 형성방법

9 9

제 8 항에 있어서,

상기 제5 단계는 높은 상기 솔더 범프를 형성시키기 위하여 상기 비아 높이보다 높게 상기 솔더 도금을 하는 것을 특징으로 하는 솔더 범프 형성방법

10 10

삭제
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