제1 도전형의 제1 웰 영역 및 제2 도전형의 제2 웰 영역을 갖는 반도체 기판;

상기 제1 웰 영역 상에 형성된 제2 도전형의 채널을 갖는 제1 모스 트랜지스터;

상기 제2 웰 영역 상에 형성된 제1 도전형의 채널을 갖는 제2 모스 트랜지스터;

상기 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되도록 형성된 금속막 패턴들;

상기 금속막 패턴들을 덮으면서 상호 분리시키는 보호 절연막;

상기 보호 절연막의 일부 표면 위에 형성된 NiFe 하부 코아막 패턴;

상기 보호 절연막 및 NiFe 하부 코아막 패턴 위의 제1 폴리이미드막;

상기 제1 폴리이미드막 위에서 상기 금속막 패턴들과 컨택되도록 형성된 Cu 금속 코일막;

상기 제1 폴리이미드막 및 Cu 금속 코일막 위의 제2 폴리이미드막;

상기 제2 폴리이미드막의 일부 표면 위에 형성된 NiFe 상부 코아막 패턴; 및

상기 제2 폴리이미드막 및 NiFe 상부 코아막 패턴위의 제3 폴리이미드막을 포함하는 것을 특징으로 하는 원칩형 박막 인덕터

제1항에 있어서,

상기 Cu 금속 코일막 하부의 시드 금속층 및 상기 Cu 금속 코일막 상부의 금 도금 박막을 더 구비하는 것을 특징으로 하는 원칩형 박막 인덕터

반도체 기판 위에 제1 도전형의 채널을 갖는 제1 모스 트랜지스터 및 제2 도전형의 채널을 갖는 제2 모스 트랜지스터를 형성하는 단계;

상기 제1 모스 트랜지스터 및 제2 모스 트랜지스터를 덮는 층간 절연막을 형성하는 단계;

상기 층간 절연막을 관통하여 상기 제1 및 제2 모스 트랜지스터의 불순물 영역들과 전기적으로 연결되는 금속막 패턴을 형성하는 단계;

상기 층간 절연막 및 금속막 패턴 위에 보호 절연막을 형성하는 단계;

상기 보호 절연막 위에 하부 코아막 패턴을 형성하는 단계;

상기 보호 절연막 및 하부 코아막 패턴 위에 제1 폴리이미드막을 형성하는 단계;

상기 제1 폴리이미드막 및 보호 절연막을 패터닝하여 상기 금속막 패턴의 일부 표면을 노출시키는 단계;

상기 제1 폴리이미드막, 보호 절연막 및 금속막 패턴의 노출 표면 위에 시드 금속층을 형성하는 단계;

상기 제1 폴리이미드막 위에서 상기 시드 금속층의 일부를 노출시키는 마스크막 패턴을 형성하는 단계;

상기 마스크막 패턴을 이용하여 상기 시드 금속층 위에 코일 형태의 금속 코일막을 형성하는 단계;

상기 마스크막 패턴 및 마스크막 패턴 하부의 시드 금속층을 제거하는 단계:

상기 제1 폴리이미드막 및 금속 코일막 위에 제2 폴리이미드막을 형성하는 단계;

상기 제2 폴리이미드막 위에 상부 코아막 패턴을 형성하는 단계;

상기 제2 폴리이미드막 및 상부 코아막 패턴 위에 제3 폴리이미드막 및 마스킹 산화막을 순차적으로 형성하는 단계; 및

상기 마스킹 산화막, 제3 폴리이미드막 및 제2 폴리이미드막을 순차적으로 패터닝하여 상기 금속 코일막의 일부 표면을 노출시키는 단계를 포함하는 것을 특징으로 하는 원칩형 박막 인덕터의 제조 방법

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