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ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법
- 기술번호 : KST2015079375
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 본 발명은 SOI 기판위에 구현된 SiGe BiCMOS 소자 및 그 제조 방법에 관한 발명으로써, Si기반의 초고속 소자를 제조함에 있어, SiGe HBT 콜렉터의 하부에 있는 기존의 서브콜렉터를 제거하고, 콜렉터의 측방에 위치한 콜렉터 플러그를 베이스 쪽으로 접급시킨 것을 특징으로 한다. 이와 같은 특징으로 인하여, SiGe HBT가 SOI CMOS와 한 기판상에 제조 가능하고, 소자의 크기가 축소되며, 사용 마스크 수가 절감되어 궁극적으로 고밀도화, 저전력화, 광대역화에 용이하게 대응할 수 있게 하는 소자의 구현이 가능하다. SOI 이종접합 바이폴라 트랜지스터, 측방 서브콜렉터, 실리콘게르마늄, 바이시모스 |
|---|---|
| Int. CL | H01L 27/12 (2006.01) |
| CPC | |
| 출원번호/일자 | 1020030082032 (2003.11.19) |
| 출원인 | 한국전자통신연구원 |
| 등록번호/일자 | 10-0554465-0000 (2006.02.16) |
| 공개번호/일자 | 10-2005-0048179 (2005.05.24) 문서열기 |
| 공고번호/일자 | (20060303) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2003.11.19) |
| 심사청구항수 | 16 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국전자통신연구원 | 대한민국 | 대전광역시 유성구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 강진영 | 대한민국 | 대전광역시유성구 |
| 2 | 이승윤 | 대한민국 | 대전광역시유성구 |
| 3 | 조경익 | 대한민국 | 대전광역시유성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 신영무 | 대한민국 | 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국전자통신연구원 | 대한민국 | 대전광역시 유성구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 Patent Application |
2003.11.19 | 수리 (Accepted) | 1-1-2003-0435609-71 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2005.05.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2005.06.16 | 수리 (Accepted) | 9-1-2005-0036058-43 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2005.08.31 | 발송처리완료 (Completion of Transmission) | 9-5-2005-0430062-51 |
| 5 | 의견서 Written Opinion |
2005.10.31 | 수리 (Accepted) | 1-1-2005-0623406-99 |
| 6 | 명세서등보정서 Amendment to Description, etc. |
2005.10.31 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2005-0623393-83 |
| 7 | 등록결정서 Decision to grant |
2006.02.13 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0081998-18 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2009.08.04 | 수리 (Accepted) | 4-1-2009-5150899-36 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.02.02 | 수리 (Accepted) | 4-1-2015-0006137-44 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 제 1 절연막;상기 제 1 절연막 위에 위치하며, N형 또는 P형 반도체인 콜렉터;상기 제 1 절연막 위에 상기 콜렉터와 동일한 평면상의 측방(lateral)에 위치하고, 상기 콜렉터에 접하며, 상기 콜렉터와 같은 형의 반도체이며 상기 콜렉터보다 고농도로 도핑된 콜렉터 플러그;상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막;상기 콜렉터 위에 위치하고, 상기 제 2 절연막과 접하며, 상기 콜렉터와 다른 형의 반도체인 베이스; 및상기 베이스 위에 위치하며, 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 |
| 2 |
2 제 1 항에 있어서, 상기 베이스와 상기 콜렉터가 접한 면 가장자리에 위치하며, 상기 베이스와 같은 형의 반도체이며 상기 베이스보다 고농도로 도핑된 베이스 보호층을 추가적으로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 |
| 3 |
3 제 1 항에 있어서, 상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층으로 구성된 것을 특징으로 하는 바이폴라 트랜지스터 |
| 4 |
4 제 1 항에 있어서, 상기 이미터, 상기 베이스 및 상기 콜렉터 플러그 위에 위치한 제 3 절연막; 상기 제 3 절연막의 제 1 콘택 홀에 위치하고 상기 에미터와 접속되며, 전도체인 에미터 배선; 상기 제 3 절연막의 제 2 콘택 홀에 위치하고 상기 베이스와 접속되며 전도체인 베이스 배선; 및 상기 제 3 절연막의 제 3 콘택 홀에 위치하고 상기 콜렉터 플러그와 접속되며 전도체인 콜렉터 플러그 배선을 추가적으로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 |
| 5 |
5 제 1 절연막;상기 제 1 절연막 위에 위치하며 N형 또는 P형 반도체인 콜렉터, 상기 제 1 절연막 위에 상기 콜렉터와 동일한 평면상의 측방(lateral)에 위치하고 상기 콜렉터에 접하며 상기 콜렉터와 같은 형이며 상기 콜렉터보다 고농도로 도핑된 반도체인 콜렉터 플러그, 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치한 제 2 절연막, 상기 콜렉터 위에 위치하며 상기 콜렉터와 다른 형의 반도체인 베이스, 및 상기 베이스 위에 위치하며 상기 콜렉터와 같은 형의 반도체인 에미터를 포함하는 바이폴라 트랜지스터;상기 제 1 절연막 위에 위치하며 P형 반도체인 P-웰, 상기 P-웰의 상단 좌측 및 우측에 각각 위치한 N형 반도체인 제 1 소스 및 제 1 드레인, 상기 P-웰 위에 위치한 제 1 게이트 절연막, 상기 제 1 게이트 절연막 위에 위치한 제 1 게이트를 구비한 NMOS 소자; 및상기 제 1 절연막 위에 위치하며 N형 반도체인 N-웰, 상기 N-웰의 상단 좌측 및 우측에 각각 위치한 P형 반도체인 제 2 소스 및 제 2 드레인, 상기 N-웰 위에 위치한 제 2 게이트 절연막, 상기 제 2 게이트 절연막 위에 위치한 제 2 게이트를 구비한 PMOS 소자를 구비한 것을 특징으로 하는 BiCMOS 소자 |
| 6 |
6 제 5 항에 있어서, 상기 바이폴라 트랜지스터는 상기 베이스와 상기 콜렉터가 접한 면 가장자리에 위치하며, 상기 베이스와 같은 형의 반도체이며 상기 베이스보다 고농도로 도핑된 베이스 보호층을 추가적으로 포함하는 것을 특징으로 하는 BiCMOS 소자 |
| 7 |
7 제 5 항에 있어서, 상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층의 다층으로 구성된 것을 특징으로 하는 BiCMOS 소자 |
| 8 |
8 제 5 항에 있어서, 상기 이미터 상기 바이폴라 트래지스터, 상기 PMOS 소자 및 상기 NMOS 소자 위에 위치한 제 3 절연막; 상기 제 3 절연막의 제 1 콘택 홀에 위치하고 상기 에미터와 접속되며 전도체인 에미터 배선; 상기 제 3 절연막의 제 2 콘택 홀에 위치하고 상기 베이스와 접속되며 전도체인 베이스 배선; 상기 제 3 절연막의 제 3 콘택 홀에 위치하고 상기 콜렉터 플러그와 접속되며 전도체인 콜렉터 플러그 배선; 상기 제 3 절연막의 제 4 콘택 홀에 위치하고 상기 제 1 소스와 접속되며 전도체인 제 1 소스 배선; 상기 제 3 절연막의 제 5 콘택 홀에 위치하고 상기 제 1 게이트와 접속되며 전도체인 제 1 게이트 배선; 상기 제 3 절연막의 제 6 콘택 홀에 위치하고 상기 제 1 드레인과 접속되며 전도체인 제 1 드레인 배선; 상기 제 3 절연막의 제 7 콘택 홀에 위치하고 상기 제 2 소스와 접속되며 전도체인 제 2 소스 배선; 상기 제 3 절연막의 제 8 콘택 홀에 위치하고 상기 제 2 게이트와 접속되며 전도체인 제 2 게이트 배선; 및 상기 제 3 절연막의 제 9 콘택 홀에 위치하고 상기 제 2 드레인과 접속되며 전도체인 제 2 드레인 배선을 추가적으로 포함하는 것을 특징으로 하는 BiCMOS 소자 |
| 9 |
9 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서, 상기 제 1 반도체 중 일부의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그를 형성하는 단계;완충 산화막과 질화막을 형성하는 단계;상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계;열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 상기 콜렉터 플러그와 동일한 평면상의 측방(lateral)에 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계;상기 질화막을 제거하는 단계;상기 콜렉터 위에 상기 제 1 반도체와 다른 형의 반도체인 베이스를 형성하는 단계;제 2 절연막을 형성하는 단계; 및상기 제 2 절연막의 콘택 홀을 통하여 상기 베이스와 접속하며, 상기 제 1 반도체와 같은 형의 반도체인 에미터를 형성하는 단계를 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법 |
| 10 |
10 제 9 항에 있어서, 상기 에미터를 형성한 후에 상기 베이스와 상기 콜렉터가 접한 면 가장자리에 상기 베이스와 같은 형이며 상기 베이스보다 고농도의 도핑이 수행된 베이스 보호층을 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법 |
| 11 |
11 제 9 항에 있어서, 상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층으로 구성된 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법 |
| 12 |
12 제 9 항에 있어서, 제 3 절연막을 형성하는 단계; 및 전도체를 증착한 후 패터닝하여 에미터 배선, 베이스 배선 및 콜렉터 플러그 배선을 형성하는 단계를 추가적으로 구비하는 것을 특징으로 하는 바이폴라 트랜지스터 제조 방법 |
| 13 |
13 제 1 절연막과 그 위에 위치한 P형 또는 N형의 제 1 반도체를 포함하는 SOI 기판에서, 상기 제 1 반도체 중 일부의 영역에 상기 제 1 반도체와 같은 형이며 상기 제 1 반도체보다 고농도의 도핑이 수행된 콜렉터 플러그, P형의 도핑이 수행된 P-웰 및 N형의 도핑이 수행된 N-웰을 형성하는 단계;완충 산화막과 질화막을 형성하는 단계;상기 질화막을 패터닝하여, 단수개 또는 복수개의 노출 슬릿을 형성하고, 필드 산화막이 형성될 부분 위에 위치한 질화막을 제거하고 하는 단계;열산화를 수행하여 필드 산화막, 상기 필드 산화막과 콜렉터 플러그로 둘러쌓인 제 1 반도체로 상기 콜렉터 플러그와 동일한 평면상의 측방(lateral)에 구성된 콜렉터 및 상기 콜렉터와 상기 콜렉터 플러그가 접한 부분 위에 위치하며 필드 산화막보다 얇은 산화막을 형성하는 단계;상기 질화막을 제거하는 단계;게이트 산화막을 형성하는 단계;상기 제 1 반도체와 다른 형의 반도체인 베이스 에피층을 증착하는 단계;제 2 절연막을 형성하는 단계;상기 제 1 반도체와 같은 형의 반도체를 증착하고 패터닝한 후, 상기 게이트 산화 및 제 2 절연막을 식각하여 에미터 및 CMOS 소자의 게이트를 형성하는 단계;상기 베이스 에피층을 패터닝하여 베이스를 형성하는 단계;상기 P-웰의 소스/드레인 지역에 저농도의 N형 도핑과, 상기 N-웰의 소스/드레인 지역에 저농도의 P형 도핑을 수행하는 단계;상기 에미터 측벽과 CMOS 소자의 상기 게이트 측벽에 스페이서를 형성하는 단계; 및NMOS 소자의 상기 소오스/드레인 지역에 고농도 N형 도핑과, PMOS 소자의 상기 소오스/드레인 지역에 고농도 P형 도핑을 수행하는 단계를 포함하는 것을 특징으로 하는 BiCMOS 소자 제조 방법 |
| 14 |
14 제 13 항에 있어서, 상기 에미터, CMOS 소자의 게이트를 형성하는 단계 이후에 상기 베이스와 상기 콜렉터가 접한 면 가장자리에 상기 상기 베이스와 같은 형이며 상기 베이스보다 고농도의 도핑이 수행된 베이스 보호층을 형성하는 단계를 추가적으로 포함하는 것을 특징으로 하는 BiCMOS 소자 제조 방법 |
| 15 |
15 제 13 항에 있어서, 상기 베이스는 실리콘으로 이루어진 버퍼층, 실리콘에 Ge이 혼합된 SiGe 층 및 실리콘으로 이루어진 캡층으로 구성된 것을 특징으로 하는 BiCMOS 소자 제조 방법 |
| 16 |
16 제 13 항에 있어서, 실리콘과 금속의 화합물인 실리사이드 층을 형성하는 단계; 제 3 절연막을 형성하는 단계; 및 전도체를 증착한 후 패터닝하여 에미터 배선, 베이스 배선, 콜렉터 플러그 배선, CMOS 소자의 소오스 배선, 드레인 배선, 게이트 배선, 및 NMOS 소자의 소오스 배선, 드레인 배선, 게이트 배선을 형성하는 단계를 추가적으로 구비하는 것을 특징으로 하는 BiCMOS 소자 제조 방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | KR100532564 | KR | 대한민국 | FAMILY |
| 2 | US07208356 | US | 미국 | FAMILY |
| 3 | US07332774 | US | 미국 | FAMILY |
| 4 | US07534680 | US | 미국 | FAMILY |
| 5 | US20050104127 | US | 미국 | FAMILY |
| 6 | US20050263821 | US | 미국 | FAMILY |
| 7 | US20070190709 | US | 미국 | FAMILY |
| 8 | US20070287234 | US | 미국 | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2005104127 | US | 미국 | DOCDBFAMILY |
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| 6 | US7332774 | US | 미국 | DOCDBFAMILY |
| 국가 R&D 정보가 없습니다. |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-0554465-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20031119 출원 번호 : 1020030082032 공고 연월일 : 20060303 공고 번호 : 특허결정(심결)연월일 : 20060213 청구범위의 항수 : 11 유별 : H01L 27/12 발명의 명칭 : ＳＯＩ 기판 위에 구현된 ＳｉＧｅ ＢｉＣＭＯＳ 소자 및그 제조 방법 존속기간(예정)만료일 : 20160217 |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 한국전자통신연구원 대전광역시 유성구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 472,500 원 | 2006년 02월 16일 | 납입 |
| 제 4 년분 | 금 액 | 392,000 원 | 2009년 02월 02일 | 납입 |
| 제 5 년분 | 금 액 | 392,000 원 | 2010년 02월 01일 | 납입 |
| 제 6 년분 | 금 액 | 282,000 원 | 2011년 01월 31일 | 납입 |
| 제 7 년분 | 금 액 | 518,000 원 | 2012년 02월 13일 | 납입 |
| 제 8 년분 | 금 액 | 518,000 원 | 2013년 02월 05일 | 납입 |
| 제 9 년분 | 금 액 | 518,000 원 | 2014년 01월 23일 | 납입 |
| 제 10 년분 | 금 액 | 845,000 원 | 2015년 01월 26일 | 납입 |
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- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | 특허출원서 | 2003.11.19 | 수리 (Accepted) | 1-1-2003-0435609-71 |
| 2 | 선행기술조사의뢰서 | 2005.05.13 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2005.06.16 | 수리 (Accepted) | 9-1-2005-0036058-43 |
| 4 | 의견제출통지서 | 2005.08.31 | 발송처리완료 (Completion of Transmission) | 9-5-2005-0430062-51 |
| 5 | 의견서 | 2005.10.31 | 수리 (Accepted) | 1-1-2005-0623406-99 |
| 6 | 명세서등보정서 | 2005.10.31 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2005-0623393-83 |
| 7 | 등록결정서 | 2006.02.13 | 발송처리완료 (Completion of Transmission) | 9-5-2006-0081998-18 |
| 8 | 출원인정보변경(경정)신고서 | 2009.08.04 | 수리 (Accepted) | 4-1-2009-5150899-36 |
| 9 | 출원인정보변경(경정)신고서 | 2015.02.02 | 수리 (Accepted) | 4-1-2015-0006137-44 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1440000470 |
|---|---|
| 세부과제번호 | iitaA1-03-0044-00 |
| 연구과제명 | 차세대통합휴대단말기술 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 지식경제부 |
| 연구주관기관명 | 한국전자통신연구원 |
| 성과제출연도 | 2003 |
| 연구기간 | 200302~200601 |
| 기여율 | 1 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
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