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SOI 기판;상기 SOI 기판의 최상층인 실리콘층으로 이루어지며, 채널층과 소스/드레인 영역으로 분리되어 있으며, 상기 소스/드레인 영역은 금속으로 실리사이드화되어 상기 채널 영역과 쇼트키 접합을 구성하는 반도체층;상기 반도체층 상부에 정의된 게이트 절연막; 및상기 게이트 절연막 상부에 형성된 게이트 전극을 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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제 1 항에 있어서, 상기 게이트 절연막 측벽에 스페이서를 추가로 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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제 1 항에 있어서, 상기 반도체층은 1 내지 100nm의 두께를 갖는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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제 1 항에 있어서, 상기 실리사이드화하는 금속은 N 트랜지스터의 경우 Er, P 트랜지스터의 경우 Pt, Pd, Ir인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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제 1 항에 있어서, 상기 게이트 전극은 TiN, W, ErSi, PtSi 또는 PdSi으로 구성된 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 실리콘 산화막, 알루미늄 산화막 및 하프늄 산화막 중 어느 하나로 이루어지는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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제 1 항에 있어서,상기 SOI기판의 절연층은 100 - 200nm 인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
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SOI 기판의 최상층인 반도체층을 패터닝하여 채널영역, 소스/드레인 영역을 정의하는 단계;상기 전체 구조상에 게이트 절연막 및 실리콘층을 형성하고 패터닝하여 게이트 전극을 정의하는 단계;상기 게이트 절연막 측벽에 스페이서를 형성하는 단계;상기 스페이서를 마스크로 상기 반도체층의 소스/드레인 영역을 과도 식각하는 단계; 상기 전체 구조상에 금속막을 형성하고 이를 선택적으로 패터닝하여 상기 소스/드레인 영역 및 상기 게이트 전극에 잔류시키는 단계; 및상기 잔류한 금속막으로 상기 소스/드레인 영역을 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법
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제 8 항에 있어서, 상기 소스/드레인 영역을 과도 식각하는 단계는 Cl2 + Ar 또는 CF4 + Ar 식각가스를 이용하여 RIE(Reactive Ion Etching), ICP(Inductively Coupled Plasma) RIE를 이용하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법
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제 8 항에 있어서, 상기 실리사이드화하는 단계는 500℃에서 1-10분 동안 급속열처리를 수행하는 것을 특징으로 하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법
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제 8 항에 있어서, 상기 금속막의 두께는 과도 식각된 소스/드레인의 두께의 1 내지 1
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제 8 항에 있어서, 상기 스페이서는 산소분위기에서 900℃에서 7-10분 동안 열처리하여 실리콘 산화막을 형성시킨 후 건식 식각하여 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법
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제 8 항에 있어서, 상기 반도체층은 1 내지 100nm의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법
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제 8 항에 있어서, 상기 반도체층은 1 내지 100nm의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조방법
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