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반도체 소자의 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015080148
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함함으로써, 격리도의 증가와 스위칭 속도를 증가시킬 수 있으며, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대 전압 한계값을 증가시켜 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다. 화합물 반도체 소자, 삽입손실, 격리도, 고전력 스위치, 저왜곡 스위치, 저손실 스위치, 고속스위치
Int. CL H01L 21/336 (2006.01)
CPC
출원번호/일자 1020040093330 (2004.11.16)
출원인 한국전자통신연구원
등록번호/일자 10-0592735-0000 (2006.06.16)
공개번호/일자 10-2006-0054686 (2006.05.23) 문서열기
공고번호/일자 (20060626) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2004.11.16)
심사청구항수 23

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 문재경 대한민국 대전 유성구
2 임종원 대한민국 대전 유성구
3 장우진 대한민국 대전 서구
4 지홍구 대한민국 대전 유성구
5 안호균 대한민국 대전 유성구
6 김해천 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2004.11.16 수리 (Accepted) 1-1-2004-0530270-83
2 선행기술조사의뢰서
Request for Prior Art Search		 2006.02.08 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2006.03.18 수리 (Accepted) 9-1-2006-0017793-27
4 의견제출통지서
Notification of reason for refusal		 2006.03.22 발송처리완료 (Completion of Transmission) 9-5-2006-0158598-31
5 의견서
Written Opinion		 2006.05.10 수리 (Accepted) 1-1-2006-0326350-21
6 명세서등보정서
Amendment to Description, etc.		 2006.05.10 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2006-0326345-03
7 등록결정서
Decision to grant		 2006.06.14 발송처리완료 (Completion of Transmission) 9-5-2006-0338491-22
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층, 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층되고, 상기 제2 실리콘 도핑층 및 제2 전도층이 상기 다른 층들과 다른 도핑 농도비로 형성되어 도핑 농도비가 다른 이중 채널의 도핑층을 갖는 에피 기판;상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극; 및상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함하여 이루어진 반도체 소자의 트랜지스터
2 2
제 1 항에 있어서, 상기 완충층은, 상기 반절연 기판의 상부에 형성되며, 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층; 및 상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
3 3
제 2 항에 있어서, 상기 AlGaAs/GaAs 초격자 버퍼층은 30Å 내지 50Å 두께의 AlGaAs층과 30Å 내지 50Å 두께의 GaAs층을 30주기 내지 50주기 반복되어 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터
4 4
제 3 항에 있어서, 상기 AlGaAs/GaAs 초격자 버퍼층의 AlGaAs층에서 Al의 조성비는 Ga의 조성비보다 작게 형성되며 0
5 5
제 1 항에 있어서, 상기 제2 실리콘 도핑층은 상기 제1 실리콘 도핑층보다 큰 도핑 농도를 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터
6 6
제 1 항에 있어서, 상기 제1 실리콘 도핑층의 도핑 농도는 0
7 7
제 1 항에 있어서, 상기 제1 전도층은, 상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 제1 스페이서; 상기 제1 스페이서의 상부에 비도핑 InGaAs로 형성된 채널층; 및 상기 채널층의 상부에 비도핑 AlGaAs로 형성된 제2 스페이서를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
8 8
제 7 항에 있어서, 상기 제1 스페이서는 1㎚ 내지 5㎚의 두께 범위로 형성되고, 상기 채널층은 10㎚ 내지 20㎚의 두께 범위로 형성되며, 상기 제2 스페이서는 2㎚ 내지 10㎚의 두께 범위로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터
9 9
제 7 항에 있어서, 상기 제1 스페이서 및 상기 제2 스페이서의 AlGaAs층에서 Al의 조성비는 Ga의 조성비보다 작게 형성되며, 0
10 10
제 7 항에 있어서, 상기 채널층에서 In의 조성비는 Ga의 조성비보다 작게 형성되며, 0
11 11
제 1 항에 있어서, 상기 제2 전도층은, 상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 쇼트키 콘택층; 및 상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 형성된 캡층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
12 12
제 11 항에 있어서, 상기 쇼트키 콘택의 AlGaAs층에서 Al의 조성비는 Ga의 조성비보다 작게 형성되며, 0
13 13
제 11 항에 있어서, 상기 쇼트키 콘택층 및 상기 캡층은 20㎚ 내지 50㎚의 두께 범위로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터
14 14
제 1 항에 있어서, 상기 게이트 전극과 상기 소오스 전극간의 거리는 상기 게이트 전극과 상기 드레인 전극간의 거리와 동일하게 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
15 15
(a) 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층을 순차적으로 적층하는 단계; (b) 상기 제2 전도층 상에 금속 박막을 형성하여 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 오믹 접촉을 형성하기 위한 소오스 전극 및 드레인 전극을 형성하는 단계; (c) 상기 제2 전도층의 일부분을 소정 깊이로 식각하는 단계; 및 (d) 식각된 상기 제2 전도층 상에 게이트 전극을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법
16 16
제 15 항에 있어서, 상기 단계(a)에서 상기 완충층은, 상기 반절연 기판의 상부에 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층을 형성하는 단계; 및 상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 AlGaAs 버퍼층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
17 17
제 15 항에 있어서, 상기 제2 실리콘 도핑층은 상기 제1 실리콘 도핑층보다 4배 큰 도핑 농도를 가지도록 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
18 18
제 15 항에 있어서, 상기 단계(a)에서 상기 제1 전도층은, 상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 상부에 비도핑 InGaAs로 채널층을 형성하는 단계와, 상기 채널층의 상부에 비도핑 AlGaAs로 제2 스페이서를 형성하는 단계를 포함하며, 상기 제2 전도층은, 상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 쇼트키 콘택층을 형성하는 단계와, 상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 캡층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
19 19
제 15 항에 있어서, 상기 단계(b)에서, 상기 소오스 전극 및 상기 드레인 전극은 급속열처리(RTA)법으로 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
20 20
제 15 항에 있어서, 상기 단계(b)이후에, 상기 제2 전도층 상에 소정의 포토레지스트를 이용하여 형상반전패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
21 21
제 15 항에 있어서, 상기 단계(c)에서, 상기 제2 전도층은 리세스 공정을 이용하여 식각되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
22 22
제 15 항에 있어서, 상기 단계(d)에서, 상기 게이트 전극을 형성하기 전에 상기 식각된 제2 전도층 상에 존재하는 소정 두께의 표면산화물을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
23 23
제 15 항에 있어서, 상기 단계(d)에서, 상기 게이트 전극은 리프트 오프 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
24 23
제 15 항에 있어서, 상기 단계(d)에서, 상기 게이트 전극은 리프트 오프 방법을 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
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순번 패밀리번호 국가코드 국가명 종류
1 US07518166 US 미국 FAMILY
2 US07871874 US 미국 FAMILY
3 US20060105510 US 미국 FAMILY
4 US20070238232 US 미국 FAMILY
5 US20090170250 US 미국 FAMILY

DOCDB 패밀리 정보

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1 US2006105510 US 미국 DOCDBFAMILY
2 US2007238232 US 미국 DOCDBFAMILY
3 US2009170250 US 미국 DOCDBFAMILY
4 US7518166 US 미국 DOCDBFAMILY
5 US7871874 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.