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반도체 기판 상에 게이트 유전막을 형성하는 단계;상기 게이트 유전막 상에 게이트를 형성하는 단계;상기 게이트의 양측벽에 각각 제1 및 제2스페이서를 형성하는 단계;상기 반도체 기판에 불순물을 경사 이온 주입하여 상기 게이트 및 제1 및 제2스페이서에 마스킹(masking)되어 상기 제1스페이서로부터 이격된 제1불순물층 및 상기 제2스페이서 아래에 중첩되게 연장된 제2불순물층을 형성하는 단계; 및상호 간의 사이의 상기 반도체 기판 영역을 이온화 영역으로 설정하는 소스 및 드레인을 상기 제1 및 제2스페이서에 각각 자기 정렬되게 상기 반도체 기판 상에 형성하되, 상기 소스가 상기 이온화 영역과 쇼트키 접합(schottky junction) 을 이루게 제1금속 실리사이드막을 포함하여 상기 소스를 형성하고,상기 드레인이 상기 제2스페이서 아래에 중첩되는 상기 제2불순물층 부분 및 상기 제2불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 상기 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성되게 상기 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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제1항에 있어서, 상기 기판으로 실리콘 기판 또는 에스오아이(SOI) 기판을 사용하는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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제1항에 있어서, 상기 기판으로 애벌랜치 항복 전압을 낮추기 위해 저매니움 기판 또는 실리콘-저매니움 기판을 사용하는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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제1항에 있어서, 상기 이온화 영역으로 설정된 상기 반도체 기판의 영역은 진성 반도체 영역이거나 또는 많아야 1016㎝-3의 도핑(doping) 농도로 상기 제2불순물층과 반대 도전형의 불순물이 도핑된 영역을 포함하는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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제1항에 있어서, 상기 게이트 유전막은 열산화 실리콘 산화물(SiO2), 화학 기상 증착(CVD)된 실리콘 질화물(Si3N4)막 또는 실리콘 하프늄 산질화물(SiHfON)막을 포함하여 형성되는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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제1항에 있어서, 상기 제1 및 제2실리사이드막을 형성하는 단계는상기 반도체 기판 상 및 상기 게이트를 덮는 금속막을 형성하는 단계;상기 금속막을 실리사이드화시키는 단계; 및실리사이드화되지 않은 금속막 부분을 선택적으로 제거하는 단계를 포함하는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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제6항에 있어서, 상기 금속막은 어븀, 이터븀, 백금, 이리듐, 코발트, 니켈 및 타이타늄을 포함하는 일군에서 선택되는 어느 하나를 포함하여 형성되는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터 제조 방법
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반도체 기판 상에 형성된 게이트 유전막;상기 게이트 유전막 상에 형성된 게이트;상기 게이트의 양측벽에 각각 형성된 제1 및 제2스페이서들;상기 제1스페이서에 자기 정렬되게 상기 반도체 기판 상에 제1금속 실리사이드막을 포함하여 형성되어 상기 제1스페이서 및 상기 게이트 아래의 상기 반도체 기판 영역으로 설정되는 이온화 영역과 쇼트키 접합(schottky junction)을 이루는 소스; 및 상기 소스와의 사이에 상기 이온화 영역이 설정되게 상기 제2스페이서 아래 영역으로 연장되게 상기 반도체 기판에 불순물을 경사 이온 주입하여 형성된 불순물층 및 상기 불순물층 영역과 저항성 접촉(ohmic contact)을 이루게 상기 제2스페이서에 정렬되는 제2실리사이드막을 포함하여 형성된 드레인을 포함하는 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터
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제8항에 있어서, 상기 제1 또는 제2실리사이드막은 어븀, 이터븀, 백금, 이리듐, 코발트, 니켈 및 타이타늄을 포함하는 일군에서 선택되는 어느 하나를 포함하여 형성된 금속막의 선택적 실리사이드화에 의해 형성된 것을 특징으로 하는 충돌 이온화를 이용한 트랜지스터
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