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4방향 게이트에 의해 조절되는 수평형 접합전계효과트랜지스터

  • 기술번호 : KST2015081166
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 4방향 게이트에 의해 수직방향과 수평방향으로 동시에 공핍영역이 조절되는 수평형 접합전계효과 트랜지스터에 관한 것이다. 본 발명에 따른 수평형 접합전계효과 트랜지스터는 수직방향으로의 공핍을 제어하는 상부 및 하부 게이트와, 수평방향으로의 공핍을 제어하는 측면 게이트를 포함하며, 4방향의 게이트와 직교하는 수평방향으로 전도성 캐리어들이 흐르도록 설계된다. 여기서 측면 게이트는 주된 게이트 역할을 하고, 상부 및 하부 게이트는 보조 게이트 역할을 한다. 본 발명에 의하면, 측면 게이트에서 공정 변화에 따른 채널의 폭 및 캐리어 농도 변화가 심하지 않기 때문에 문턱전압 및 흐르는 전류의 균일도가 우수하며, 온-오프 스위치 특성이 우수한 수평형 접합전계효과 트랜지스터 소자를 구현할 수 있다.JFET(Junction FET), 수평형(Lateral), 공핍, 수평, 측면, 4방향, 게이트
Int. CL H01L 21/335 (2006.01)
CPC H01L 29/66893(2013.01) H01L 29/66893(2013.01) H01L 29/66893(2013.01) H01L 29/66893(2013.01)
출원번호/일자 1020050119222 (2005.12.08)
출원인 한국전자통신연구원
등록번호/일자 10-0712078-0000 (2007.04.20)
공개번호/일자
공고번호/일자 (20070502) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.12.08)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박건식 대한민국 대전 유성구
2 박종문 대한민국 대전 유성구
3 유성욱 대한민국 대구 수성구
4 윤용선 대한민국 대전 유성구
5 김상기 대한민국 대전 유성구
6 구진근 대한민국 대전 유성구
7 김보우 대한민국 대전 유성구
8 노광수 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2005.12.08 수리 (Accepted) 1-1-2005-0716446-63
2 선행기술조사의뢰서
Request for Prior Art Search
2006.09.07 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2006.10.16 수리 (Accepted) 9-1-2006-0065619-61
4 등록결정서
Decision to grant
2006.10.27 발송처리완료 (Completion of Transmission) 9-5-2006-0628850-90
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
제1 도전형 반도체 기판;상기 기판 상에 위치하며, 채널 형성을 위한 제2 도전형 불순물을 포함한 반도체층;상기 반도체층 상에 소정 간격을 두고 서로 떨어져서 위치하며, 상기 반도체층의 불순물 농도보다 높은 불순물 농도의 상기 제2 도전형 불순물을 포함한 소스/드레인 영역;상기 반도체층 내의 상기 소스/드레인 영역 사이에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수평 방향의 공핍을 조절하는 측면 게이트; 및상기 반도체층 상부에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수직 방향의 공핍을 조절하는 상부 게이트를 포함하는 수평형 접합전계효과 트랜지스터
2 2
제 1 항에 있어서, 상기 측면 게이트의 하부면은 상기 반도체 기판까지 연장되는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
3 3
제 1 항에 있어서, 상기 측면 게이트의 하부면은 상기 반도체 기판의 상부에 위치하며, 오프상태에서 상기 측면 게이트 하부의 상기 채널을 공핍시키는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
4 4
제 1 항에 있어서, 상기 측면 게이트의 폭은 상기 상부 게이트의 폭보다 작은 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
5 5
제 1 항에 있어서, 상기 측면 게이트의 폭은 상기 상부 게이트의 폭과 같거나 큰 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
6 6
제 1 항에 있어서, 상기 채널의 폭은 상기 반도체층 표면으로부터 상기 반도체 기판 측으로 갈수록 넓어지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
7 7
제 6 항에 있어서, 상기 측면 게이트의 폭은 상기 반도체층 표면으로부터 상기 반도체 기판 측으로 갈수록 좁아지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
8 8
제1 도전형 반도체 기판;상기 기판 상에 위치하며, 채널 형성을 위한 제2 도전형 불순물을 포함한 반도체층;상기 반도체층 내에 소정 간격을 두고 서로 떨어져서 위치하며, 상기 반도체층의 불순물 농도보다도 높은 불순물 농도의 상기 제2 도전형 불순물을 포함한 소스/드레인 영역;상기 반도체층 내의 상기 소스/드레인 영역 사이에 위치하는 트랜치;상기 트랜치의 측면에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수평 방향의 공핍을 조절하는 측면 게이트; 및상기 반도체층 상부에 위치하며, 상기 반도체층보다 높은 불순물 농도의 상기 제1 도전형 불순물을 포함하고, 상기 채널의 수직 방향의 공핍을 조절하는 상부 게이트를 포함하는 수평형 접합전계효과 트랜지스터
9 9
제 8 항에 있어서, 상기 트랜치 하부면은 상기 기판까지 연장되는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
10 10
제 8 항에 있어서, 상기 트랜치 하부면은 상기 기판 상부에 위치하며, 오프상태에서 상기 측면 게이트 하부의 상기 채널을 공핍시키는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
11 11
제 8 항에 있어서, 상기 트랜치의 폭은 상기 상부 게이트의 폭보다 작은 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
12 12
제 8 항에 있어서, 상기 트랜치의 폭은 상기 상부 게이트의 폭과 같거나 큰 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
13 13
제 8 항에 있어서, 상기 채널의 폭은 반도체 표면으로부터 상기 반도체 기판 측으로 갈수록 넓어지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
14 14
제 13 항에 있어서, 상기 트랜치의 폭은 상기 반도체 표면으로부터 상기 반도체 기판 측으로 갈수록 좁아지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
15 15
제 8 항에 있어서, 상기 트랜치는 절연막 또는 전도성 물질로 채워지는 것을 특징으로 하는 수평형 접합전계효과 트랜지스터
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.