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알고리즘 아날로그-디지털 변환기

  • 기술번호 : KST2015081835
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 알고리즘 아날로그-디지털 변환기에 관한 것으로, 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 출력을 얻어내고 그 디지털 출력신호를 더하여 최종 출력값을 얻어냄으로써, 캐패시터에 의한 부정합요소를 제거하여 캐패시터 부정합에 의한 선형성 제한을 최소화할 수 있는 것을 특징으로 한다. 또한, 본 발명의 알고리즘 아날로그-디지털 변환기는, 높은 해상도를 요구하는 주기에서는 동작주파수를 느리게 하고, 낮은 해상도를 요구하는 주기에서는 동작주파수를 빠르게 함으로써, 요구되는 해상도에 따라 동작 클럭 주파수를 다르게 하여 전력소모를 최소화할 수 있는 것을 특징으로 한다. 아날로그-디지털 변환기, ADC, analog-to-digital converter, 알고리즘, Algorithmic
Int. CL H03M 1/12 (2006.01)
CPC
출원번호/일자 1020060123205 (2006.12.06)
출원인 한국전자통신연구원
등록번호/일자 10-0850747-0000 (2008.07.31)
공개번호/일자 10-2008-0051676 (2008.06.11) 문서열기
공고번호/일자 (20080806) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.06)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이승철 대한민국 대전 서구
2 전영득 대한민국 대전 중구
3 김귀동 대한민국 대전 대덕구
4 권종기 대한민국 대전 서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.06 수리 (Accepted) 1-1-2006-0905204-44
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.10.05 수리 (Accepted) 9-1-9999-9999999-89
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.10.26 수리 (Accepted) 1-1-2007-0767409-37
4 선행기술조사보고서
Report of Prior Art Search		 2007.11.08 수리 (Accepted) 9-1-2007-0064901-09
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.11.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0844255-32
6 의견제출통지서
Notification of reason for refusal		 2008.01.29 발송처리완료 (Completion of Transmission) 9-5-2008-0046603-14
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.03.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0214055-98
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.03.25 수리 (Accepted) 1-1-2008-0214037-76
9 등록결정서
Decision to grant		 2008.07.29 발송처리완료 (Completion of Transmission) 9-5-2008-0396021-16
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
PLL을 통해 외부 클럭으로부터 N배의 주기를 갖는 위상 클럭을 생성하고, 카운터를 이용하여 요구되는 해상도에 따라 상기 생성된 위상 클럭의 주기를 순차적으로 줄여 서로 다른 동작주파수의 클럭 신호를 출력할 수 있도록 구성된 연속 다중위상 클럭 발생 회로; 입력된 아날로그 전압을 샘플링 및 홀딩하는 SHA;상기 연속 다중위상 클럭 발생 회로로부터 출력된 클럭 신호에 따라 하나의 아날로그 입력신호에 대하여 서로 다른 캐패시터 연결을 통해 두개의 디지털 신호(n1, n2)로 변환하여 출력하는 2개의 플래시 ADC;상기 연속 다중위상 클럭 발생 회로로부터 출력된 클럭 신호와 상기 플래시 ADC로부터 출력되는 디지털 신호에 따라 서로 다른 캐패시터 연결을 통해 상기 SHA의 출력전압(Vs)과 기준전압(±Vref)과의 차이를 증폭하여 상기 플래시 ADC로 다시 출력하는 1개의 MDAC; 및상기 플래시 ADC로부터 출력되는 두개의 디지털 신호(n1, n2)를 더하여 최종 출력값을 얻어내기 위한 출력단을 포함하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
2 2
제 1항에 있어서, 상기 연속 다중위상 클럭 발생 회로는,n-1번의 클럭위상 동안 클럭 주기가 순차적으로 감소된 클럭 신호를 출력하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
3 3
제 1항에 있어서, 상기 연속 다중위상 클럭 발생 회로는,상위비트를 요구하는 주기에서는 기준 클럭 신호 보다 느린 동작주파수의 클럭 신호를 출력하고, 하위비트를 요구하는 주기에서는 상기 기준 클럭 신호 보다 빠른 동작주파수의 클럭 신호를 출력하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
4 4
제 1항에 있어서, 상기 플래시 ADC는,제 1 구간의 (n-1)/2 주기에서 n 비트의 디지털 신호(n1)를 출력하며, 제 2 구간의 (n-1)/2 주기에서 n 비트의 디지털 신호(n2)를 출력하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
5 5
제 4항에 있어서, 상기 MDAC은, 상기 제 1 구간의 (n-1)/2 주기에서, 제 2 위상(Q2)에서 제 2 캐패시터(C2)가 상기 SHA의 출력전압(Vs)과 기준전압(±Vref)과의 차이를 증폭하며,제 1 위상(Q1)에서 제 4 캐패시터(C4)가 상기 SHA의 출력전압(Vs)과 기준전압(±Vref)과의 차이를 증폭하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
6 6
제 5항에 있어서, 상기 제 1 구간의 제 2 위상(Q2)에서, 상기 MDAC의 출력(VMO1(Q2))은,여기서, C2=C1+α이다
7 7
제 5항에 있어서, 상기 제 1 구간의 제 1 위상(Q1)에서, 상기 MDAC의 출력(VMO1(Q1))은,여기서, C4=C3+α이다
8 8
제 4항에 있어서, 상기 MDAC은,상기 제 2 구간의 (n-1)/2 주기에서, 제 2 위상(Q2)에서 제 1 캐패시터(C1)가 상기 SHA의 출력전압(Vs)과 기준전압(±Vref)과의 차이를 증폭하며,제 1 위상(Q1)에서 제 3 캐패시터(C3)가 상기 SHA의 출력전압(Vs)과 기준전압(±Vref)과의 차이를 증폭하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
9 9
제 8항에 있어서, 상기 제 2 구간의 제 2 위상(Q2)에서, 상기 MDAC의 출력(VMO2(Q2))은,여기서, C2=C1+α이다
10 10
제 8항에 있어서, 상기 제 2 구간의 제 1 위상(Q1)에서, 상기 MDAC의 출력(VMO2(Q1))은,여기서, C4=C3+α이다
11 11
제 1항에 있어서, 상기 출력단은, 상기 플래시 ADC로부터 출력되는 디지털 신호를 저장하기 위한 다수의 래치;상기 플래시 ADC로부터 출력되는 디지털 신호의 에러를 교정하기 위한 디지털 보정 회로; 및상기 플래시 ADC로부터 출력되는 두개의 디지털 신호를 더하여 최종 출력값을 출력하는 가산기를 포함하는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
12 12
제 7항 또는 제 10항에 있어서,상기 제 1 위상(Q1)에서의 최종 출력값(VMO(Q1))은,에 의해 계산되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
13 13
제 6항 또는 제 9항에 있어서, 상기 제 2 위상(Q2)에서의 최종 출력값(VMO(Q2))은,에 의해 계산되는 것을 특징으로 하는 알고리즘 아날로그-디지털 변환기
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US07482966 US 미국 FAMILY
2 US20080136699 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2008136699 US 미국 DOCDBFAMILY
2 US7482966 US 미국 DOCDBFAMILY
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