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입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로;상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로;상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 및상기 LC 공진 회로의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로의 제 3, 4 트랜지스터에 인가하는 제 5, 6 트랜지스터와 제 3, 4 커패시터로 이루어진 피크 검출기를 포함하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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2
입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로;상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로;상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로; 및상기 LC 공진 회로의 발진 파형에 따라 상기 바이어스 회로의 제 3, 4 트랜지스터를 온-오프시키는 스위칭 회로를 포함하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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3
입력전압에 따라 공진 주파수를 발진시키는 LC 공진 회로;상기 발진된 공진 주파수를 증폭하는 제 1, 2 트랜지스터로 이루어진 손실 보상 회로;상기 제 1, 2 트랜지스터에 바이어스 전류를 제공하기 위한 제 3, 4 트랜지스터로 이루어진 바이어스 회로;상기 LC 공진 회로의 발진 파형에서 피크값을 검출하여 상기 바이어스 회로의 제 3, 4 트랜지스터에 인가하는 제 5, 6 트랜지스터와 제 3, 4 커패시터로 이루어진 피크 검출기; 및상기 LC 공진 회로의 발진 파형에 따라 상기 바이어스 회로의 제 3, 4 트랜지스터를 온-오프시키는 스위칭 회로를 포함하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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4
제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 손실 보상 회로의 제 1, 2 트랜지스터는,상기 LC 공진 회로의 일단 및 타단에 연결된 제 1 노드 및 제 2 노드와 상기 제 1, 2 트랜지스터의 공통 노드인 제 3 노드 사이에 차동 크로스-커플되며, 상기 제 1 트랜지스터의 드레인 및 게이트 단자는 상기 제 1 노드 및 제 2 노드에 각각 접속되고, 상기 제 2 트랜지스터의 드레인 및 게이트 단자는 상기 제 2 노드 및 제 1 노드에 각각 접속되며, 상기 제 1, 2 트랜지스터의 소스 단자는 상기 제 3 노드에 공통으로 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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5
제 1항에 있어서,상기 바이어스 회로의 제 3, 4 트랜지스터의 드레인, 게이트 및 소스 단자는,상기 손실 보상 회로의 제 1, 2 트랜지스터의 공통 노드인 제 3 노드, 상기 피크 검출기의 제 5, 6 트랜지스터의 공통 노드인 제 6 노드 및 접지단자에 각각 공통으로 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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6
제 2항 또는 제 3항에 있어서,상기 바이어스 회로의 제 3, 4 트랜지스터의 드레인 단자는 상기 손실 보상 회로의 제 1, 2 트랜지스터의 공통 노드인 제 3 노드에 공통으로 접속되고, 상기 제 3, 4 트랜지스터의 게이트 단자는 상기 LC 공진 회로의 일단 및 타단에 연결된 제 1 노드 및 제 2 노드에 각각 접속되며,상기 제 3, 4 트랜지스터의 소스 단자는 접지단자에 공통으로 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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7
제 1항 또는 제 3항에 있어서, 상기 피크 검출기의 제 5, 6 트랜지스터는,상기 LC 공진 회로의 일단 및 타단에 연결된 제 1 노드 및 제 2 노드와 상기 제 5, 6 트랜지스터의 공통 노드인 제 6 노드 사이에 차동 크로스-커플되고,상기 제 5 트랜지스터의 드레인 및 게이트 단자는 상기 제 1 노드 및 제 2 노드에 각각 접속되고, 상기 제 6 트랜지스터의 드레인 및 게이트 단자는 상기 제 2 노드 및 제 1 노드에 각각 접속되고, 상기 제 5, 6 트랜지스터의 소스 단자는 상기 제 6 노드에 공통으로 접속되며,상기 제 6 노드와 접지단자 사이에 상기 제 3 커패시터 및 상기 제 4 커패시터가 각각 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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8
제 1항 또는 제 3항에 있어서,상기 바이어스 회로의 제 3, 4 트랜지스터가 NMOS 트랜지스터로 구성되는 경우, 상기 피크 검출기의 제 5, 6 트랜지스터는 NMOS 트랜지스터로 구성되며,상기 LC 공진 회로의 발진 파형의 크기가 증가하면, 상기 피크 검출기로부터 검출되는 발진 파형의 네거티브 피크값이 감소되어, 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되는 공통모드 전압이 낮아져 상기 LC 공진 회로의 발진 파형의 크기가 감소되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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9
제 1항 또는 제 3항에 있어서,상기 바이어스 회로의 제 3, 4 트랜지스터가 PMOS 트랜지스터로 구성되는 경우, 상기 피크 검출기의 제 5, 6 트랜지스터는 PMOS 트랜지스터로 구성되며, 상기 LC 공진 회로의 발진 파형의 크기가 증가하면, 상기 피크 검출기로부터 검출되는 발진 파형의 포지티브 피크값이 감소되어, 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되는 공통모드 전압이 낮아져 상기 LC 공진 회로의 발진 파형의 크기가 감소되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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10
제 2항 또는 제 3항에 있어서, 상기 LC 공진 회로의 일단에 연결된 제 1 노드와 상기 바이어스 회로의 제 3 트랜지스터의 게이트 단자 사이에 제 1 커패시터가 접속되고, 상기 LC 공진 회로의 타단에 연결된 제 2 노드와 상기 바이어스 회로의 제 4 트랜지스터의 게이트 단자 사이에 제 2 커패시터가 접속되며, 상기 제 3, 4 트랜지스터의 게이트 단자 사이에 제 1, 2 저항이 각각 접속된 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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11
제 10항에 있어서, 상기 제 1 커패시터 및 제 2 커패시터를 통해 상기 LC 공진 회로의 발진 파형이 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되며,상기 제 1 저항 및 제 2 저항을 통해 상기 피크 검출기로부터 검출된 발진 파형의 피크값이 상기 바이어스 회로의 제 3, 4 트랜지스터의 게이트 단자에 인가되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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12
제 2항 또는 제 3항에 있어서, 상기 스위칭 회로의 스위칭 동작에 따라, 상기 바이어스 회로의 제 3 트랜지스터가 상기 발진 파형의 반주기 동안 온일 때 상기 바이어스 회로의 제 4 트랜지스터는 오프되고, 상기 바이어스 회로의 제 3 트랜지스터가 상기 발진 파형의 반주기 동안 오프일 때 상기 바이어스 회로의 제 4 트랜지스터는 온되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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13
제 2항 또는 제 3항에 있어서,상기 바이어스 회로의 제 3 트랜지스터 및 제 4 트랜지스터의 드레인 단자는 상기 손실 보상 회로의 제 2 트랜지스터 및 상기 제 1 트랜지스터의 소스 노드에 각각 연결되어 차동으로 동작하는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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14
제 13항에 있어서, 상기 바이어스 회로의 제 3 트랜지스터 및 상기 손실 보상 회로의 제 2 트랜지스터가 상기 발진 파형의 반주기 동안 온일때 상기 바이어스 회로의 제 4 트랜지스터 및 상기 손실 보상 회로의 제 1 트랜지스터는 오프되며,상기 바이어스 회로의 제 3 트랜지스터 및 상기 손실 보상 회로의 제 2 트랜지스터가 상기 발진 파형의 반주기 동안 오프일 때 상기 바이어스 회로의 제 4 트랜지스터 및 상기 손실 보상 회로의 제 1 트랜지스터는 온되는 것을 특징으로 하는 스위칭 바이어스를 갖는 전압 제어 발진기
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