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프로그램 가능한 자체 테스트가 통합된 내장 메모리 장치및 시스템과 그의 자가 복구 방법

  • 기술번호 : KST2015082818
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 유한 상태 머신(FSM) 및 스페어 메모리의 행과 열에 재배치할 수 있는 알고리즘을 이용하여 기존의 결함 모델뿐만 아니라 새롭게 모델링된 결함까지도 검출해 낼 수 있고 메모리 생산 과정의 안정화에 따라 좀 더 다양한 알고리즘을 선택하여 적용할 수 있는 내장 자체 테스트 회로와 검출된 결함을 효율적으로 복구하기 위한 내장 복구 회로를 제공한다. 본 발명에 따른 메모리 장치는 데이터를 저장하고 저장된 데이터를 출력하기 위한 데이터 저장부, 외부에서 입력되는 선택 신호에 대응하여 다수개의 알고리즘 중 하나를 선택하여 출력하는 알고리즘 생성부 및 알고리즘 생성부에서 출력된 알고리즘을 이용하여 데이터 저장부를 테스트하여 결함이 있는 영역을 검출해 내는 테스트 제어부를 포함한다. 본 발명은 여러 가지의 메모리를 포함하는 SOC의 경우 다양한 결함이 발생하여도 결함을 검출하여 SOC를 정상동작시킬 수 있으며 SOC 내 메모리 장치를 스페어 행과 열 메모리를 이용하여 결함을 복구하여 사용할 수 있어 메모리의 수율을 증가시킬 수 있다. 임베디드 메모리, 자가 테스트, 자가 복구, 마치 요소, 유한상태머신
Int. CL G06F 11/20 (2006.01) G06F 12/00 (2006.01) G06F 11/27 (2006.01)
CPC G06F 11/27(2013.01) G06F 11/27(2013.01)
출원번호/일자 1020070099872 (2007.10.04)
출원인 한국전자통신연구원, 숭실대학교산학협력단
등록번호/일자 10-0959055-0000 (2010.05.13)
공개번호/일자 10-2008-0076686 (2008.08.20) 문서열기
공고번호/일자 (20100520) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020070016745   |   2007.02.16
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.10.04)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 숭실대학교산학협력단 대한민국 서울특별시 동작구

발명자

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번호 이름 국적 주소
1 박장현 대한민국 서울 서초구
2 장훈 대한민국 서울 서초구
3 김창선 대한민국 서울 강동구
4 심은성 대한민국 서울 송파구
5 홍원기 대한민국 서울 은평구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 숭실대학교산학협력단 대한민국 서울특별시 동작구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.10.04 수리 (Accepted) 1-1-2007-0713715-05
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.10.05 수리 (Accepted) 1-1-2007-0717771-34
3 [전자문서첨부서류]전자문서첨부서류등 물건제출서
[Attachment to Electronic Document] Submission of Object such as Attachment to Electronic Document		 2007.10.05 수리 (Accepted) 1-1-2007-5083300-44
4 선행기술조사의뢰서
Request for Prior Art Search		 2008.11.06 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2008.12.08 수리 (Accepted) 9-1-2008-0080567-51
6 의견제출통지서
Notification of reason for refusal		 2009.03.31 발송처리완료 (Completion of Transmission) 9-5-2009-0139776-86
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2009.06.01 수리 (Accepted) 1-1-2009-0330124-73
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.06.16 수리 (Accepted) 1-1-2009-0364638-69
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.06.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0364637-13
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
11 최후의견제출통지서
Notification of reason for final refusal		 2009.10.22 발송처리완료 (Completion of Transmission) 9-5-2009-0434915-23
12 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2009.12.22 수리 (Accepted) 1-1-2009-0793322-98
13 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.01.22 보정승인 (Acceptance of amendment) 1-1-2010-0044102-17
14 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.01.22 수리 (Accepted) 1-1-2010-0044104-08
15 등록결정서
Decision to grant		 2010.04.30 발송처리완료 (Completion of Transmission) 9-5-2010-0183038-00
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.08.04 수리 (Accepted) 4-1-2016-5110636-51
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
데이터를 저장하고 저장된 데이터를 출력하기 위한 데이터 저장부; 외부에서 입력되는 선택 신호에 대응하여 MATS+, March X, March C-, March B, March U, March LR 및 March SS 알고리즘에 포함된 마치 요소들의 종류를 14가지로 분류하고, 각각 4 비트 코드로 변환하여 알고리즘 중 하나를 선택할 시 4 비트 코드를 출력하는 알고리즘 생성부; 및 상기 알고리즘 생성부에서 출력된 알고리즘을 이용하여 상기 데이터 저장부를 테스트하여 결함이 있는 영역을 검출해 내는 테스트 제어부를 포함하는 내장 메모리 장치
2 2
제 1항에 있어서, 상기 선택 신호는 3비트로 구성되어 있고 상기 MATS+, March X, March C-, March B, March U, March LR 및 March SS 알고리즘들 각각은 서로 다른 마치 요소(March Elements)를 구비하여 상기 데이터 저장부에서 검출할 수 있는 결함 정보가 상이한 것을 특징으로 하는 내장 메모리 장치
3 3
삭제
4 4
삭제
5 5
제 2항에 있어서, 상기 알고리즘 생성부는 유휴 상태, 테스트 가능 상태, 요구 대기 상태, 및 마치 요소 전송 상태의 4가지 동작 모드를 가지는 것을 특징으로 하는 내장 메모리 장치
6 6
제 1항에 있어서, 상기 테스트 제어부는 상기 알고리즘 생성부에서 입력된 코드 중 최상위 비트를 입력받아 테스트할 상기 데이터 저장부의 주소를 증가 혹은 감소시키기 위한 주소 생성기; 상기 코드 중 나머지를 입력받아 상기 데이터 저장부의 읽기/쓰기 동작을 테스트하기 위한 제어신호를 생성하기 위한 신호 발생기; 및 상기 데이터 저장부에서 출력된 데이터와 기준 데이터를 비교하여 결함 유무를 판단하기 위한 비교기를 포함하는 내장 메모리 장치
7 7
제 6항에 있어서, 상기 코드는 총 5비트로 구성되어 있고, 상기 제어신호는 로우 액세스 관련 신호, 컬럼 액세스 관련 신호, 쓰기 동작 관련 신호, 및 읽기 동작 관련 신호를 포함하는 것을 특징으로 하는 내장 메모리 장치
8 8
제 6항에 있어서, 상기 테스트 제어부는 데이터 저장부의 결함 유무를 알리는 결함 검출 신호, 데이터 저장부 내 결함 있는 곳의 주소를 나타내는 결함 주소 신호, 결함 있는 곳에 저장될 데이터를 가리키는 결함 데이터를 출력하는 것을 특징으로 하는 내장 메모리 장치
9 9
데이터를 저장하고 저장된 데이터를 출력하기 위한 메모리와 여분의 스페어 메모리를 포함하는 내장 메모리 회로; 외부에서 입력되는 선택 신호에 대응하는 테스트 알고리즘을 실행시켜 상기 내장 메모리 회로 내 메모리의 결함을 검출한 뒤 결함 결과를 통지하는 프로그램 가능한 메모리 자체 테스트 회로; 및 상기 결함 결과를 입력받아 상기 결함 결과를 바탕으로 재배치 알고리즘을 실행하여 내장 메모리에 결함 있는 위치의 결함 데이터, 내장 메모리에 결함 있는 결함 주소, 스페어 행과 열 메모리로 재배치될 스페어 메모리 주소 및 스페어 행 메모리와 스페어 열 메모리 중 어디로 제배치될지에 대한 행/열 플래그를 출력하여, 상기 내장 메모리 내 결함 영역을 재배치할 스페어 행 메모리와 스페어 열 메모리를 포함하는 스페어 메모리를 결정하기 위한 재배치 알고리즘 회로와, 입력된 주소가 상기 스페어 행 및 열 메모리로 재배치된 주소인지를 비교하여 확인하기 위한 결함 주소 비교부와, 상기 내장 메모리의 결합 있는 위치에 대응되는 데이터를 상기 스페어 행 혹은 열 메모리로 재배치하기 위한 데이터 재배치부 및 상기 스페어 행 메모리나 상기 스페어 열 메모리의 내 주소를 선택하여 상기 데이터 재배치부를 통해 전달되는 재배치할 데이터를 상기 스페어 행 혹은 열 메모리에 재배치하기 위한 스페어 메모리 주소 배치부로 구성되어, 상기 재배치 알고리즘 회로의 결정에 따라 데이터를 재배치하고 외부에서 내장 메모리의 결함 영역을 액세스할 경우 재배치된 스페어 메모리를 액세스하도록 하기 위한 데이터 입/출력 재배치 회로를 포함하는 자가 복구 회로를 포함하는 시스템
10 10
제 9항에 있어서, 상기 프로그램 가능한 메모리 자체 테스트 회로는 상기 선택 신호에 대응하여 MATS+, March X, March C-, March B, March U, March LR 및 March SS 알고리즘에 포함된 마치 요소들의 종류를 14가지로 분류하고, 각각 4 비트 코드로 변환하여, 알고리즘 중 하나를 선택할 시 대응하는 4 비트 코드를 출력하는 알고리즘 생성부; 및 상기 알고리즘 생성부에서 출력된 알고리즘을 이용하여 상기 메모리를 테스트하여 결함이 있는 영역을 검출해 내는 테스트 제어부를 포함하는 시스템
11 11
제 10항에 있어서, 상기 선택 신호는 3비트로 구성되어 있고 상기 MATS+, March X, March C-, March B, March U, March LR 및 March SS 알고리즘들, 각각은 서로 다른 마치 요소(March Elements)를 구비하여 상기 데이터 저장부에서 검출할 수 있는 결함 정보가 상이한 것을 특징으로 하는 시스템
12 12
삭제
13 13
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14 14
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삭제
16 16
삭제
17 17
외부에서 입력된 선택 신호에 대응하여 MATS+, March X, March C-, March B, March U, March LR 및 March SS 알고리즘에 포함된 마치 요소들의 종류를 14가지로 분류하고, 각각 4 비트 코드로 변환하여, 알고리즘 중 하나를 선택할 시 대응하는 4비트 코드를 출력하고, 상기 출력한 4 비트 코드에 대응하는 테스트 알고리즘을 실행하여 내장 메모리를 테스트하고, 상기 내장 메모리의 결함 유무를 알리는 결함 검출 신호, 결함 있는 곳의 주소를 나타내는 결함 주소 신호, 결함 있는 곳에 저장될 데이터를 출력하여 상기 내장 메모리의 결함을 테스트하는 단계; 상기 테스트의 결과인 결함 정보에 포함된 주소와 데이터를 이용하여 상기 내장 메모리의 결함 위치를 스페어 행 메모리 혹은 스페어 열 메모리 중 어느 영역으로 재배치할 것인지 판단하기 위해, 행을 기준으로 가장 결함이 많은 하나의 행을 선택하고, 가장 결함이 많은 행의 고장 셀 위치와 열의 위치 비교를 하기 위한 결함의 열 위치가 겹치게 되는지를 확인하며, 결함 있는 셀의 열 위치가 다른 주소에 의해 스페어 열 메모리로 재배치되었는지 확인하고, 다음 결함이 있는 주소의 첫 번째 결함 셀에서 그 주소의 행에 결함 있는 셀 개수와 열에 결함 있는 셀 고장 개수를 비교하여 재배치 알고리즘을 실행하는 단계; 및 상기 재배치 알고리즘 단계에서 발생한 신호에 따라 상기 내장 메모리의 결함 있는 부분을 상기 스페어 행 및 열 메모리로 대체하여 결함을 복구하는 단계를 포함하는 내장 메모리 장치의 자가 복구 방법
18 18
삭제
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삭제
20 20
제 17 항에 있어서, 상기 결함을 복구하는 단계는 상기 재배치 알고리즘을 실행하는 단계에서의 상기 재배치 알고리즘 회로의 설정 값을 가지고 결함 있는 내장 메모리의 데이터 값을 상기 스페어 행과 열 메모리로 대신 사용하기 위하여 상기 내장 메모리가 읽기 및 쓰기 동작을 하는 경우, 상기 스페어 행과 열 메모리도 상기 내장 메모리와 같은 읽기 및 쓰기 동작을 하는 내장 메모리 장치의 자가 복구 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.