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이중 CDS/PxGA 회로

  • 기술번호 : KST2015083080
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 증폭기를 공유하는 이중 CDS/PxGA(Correlated Double Sampling/Pixel Gain Amplifier) 회로에 관한 것으로, 특히 커패시턴스에 기반하여 증폭기의 이득을 조정하는 이중 CDS/PxGA 회로에 관한 것이다. 본 발명에 따른 이중 CDS/PxGA 회로는 제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부; 제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및 상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고, 상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 커패시터의 커패시턴스에 기반하여 결정된다. 본 발명은 이중 CDS/PxGA 구조를 사용함으로써 연산증폭기의 속도를 감소시키고, 연산증폭기를 공유하여 전력소모를 줄이며, 커패시터 배열을 사용하여 커패시턴스를 조정함으로써 넓은 범위의 가변 이득을 얻을 수 있다. CDS/PxGA, 커패시터 배열, 증폭기 공유
Int. CL H03G 3/20 (2006.01)
CPC
출원번호/일자 1020070099082 (2007.10.02)
출원인 한국전자통신연구원
등록번호/일자 10-0974882-0000 (2010.08.03)
공개번호/일자 10-2009-0033980 (2009.04.07) 문서열기
공고번호/일자 (20100811) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.10.02)
심사청구항수 13

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 조영균 대한민국 대전 서구
2 전영득 대한민국 대전 중구
3 권종기 대한민국 대전 서구
4 김종대 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2007.10.02 수리 (Accepted) 1-1-2007-0709263-19
2 선행기술조사의뢰서
Request for Prior Art Search
2008.05.02 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2008.06.10 수리 (Accepted) 9-1-2008-0034507-10
4 의견제출통지서
Notification of reason for refusal
2009.07.13 발송처리완료 (Completion of Transmission) 9-5-2009-0291963-49
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2009.09.14 수리 (Accepted) 1-1-2009-0563233-49
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2009.09.14 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0563247-88
8 의견제출통지서
Notification of reason for refusal
2010.01.18 발송처리완료 (Completion of Transmission) 9-5-2010-0021034-63
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2010.03.16 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0165212-80
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2010.03.16 수리 (Accepted) 1-1-2010-0165196-36
11 등록결정서
Decision to grant
2010.07.28 발송처리완료 (Completion of Transmission) 9-5-2010-0325121-89
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 1 샘플링부; 제 2 픽셀의 리셋 준위 및 데이터 준위를 샘플링하는 제 2 샘플링부; 및 상기 제 1 샘플링부 및 상기 제 2 샘플링부로부터 샘플링 값을 수신하고 상기 샘플링 값을 이용하여 상기 제 1픽셀의 출력신호 및 상기 제 2 픽셀의 출력신호를 계산하고 증폭하여 출력하는 연산증폭기를 포함하고, 상기 연산증폭기의 이득은 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 포함된 복수의 커패시터의 커패시턴스에 기반하여 결정되며, 상기 복수의 커패시터는 상기 연산증폭기의 이득을 조절하기 위한 단위 커패시터 배열 구조로 이루어진 복수의 가변 커패시터를 포함하는 것을 특징으로 하는 이중 CDS/PxGA 회로
2 2
제 1항에 있어서, 상기 제 1 샘플링부는 상기 제 1 픽셀의 리셋 준위를 샘플링하는 제 1 리셋 준위 샘플링부 및 상기 제 1 픽셀의 데이터 준위를 샘플링하는 제 1 데이터 준위 샘플링부를 포함하고, 상기 제 2 샘플링부는 상기 제 2 픽셀의 리셋 준위를 샘플링하는 제 2 리셋 준위 샘플링부 및 상기 제 2 픽셀의 데이터 준위를 샘플링하는 제 2 데이터 준위 샘플링부를 포함하는 이중 CDS/PxGA 회로
3 3
제 2항에 있어서, 상기 제 1 리셋 준위 샘플링부, 상기 제 1 데이터 준위 샘플링부, 상기 제 2 리셋 준위 샘플링부 및 상기 제 2 데이터 준위 샘플링부는 총 샘플링 커패시턴스 또는 총 피드백 커패시턴스를 결정하는 복수의 커패시터를 포함하는 이중 CDS/PxGA 회로
4 4
제 3항에 있어서, 상기 제 1 리셋 준위 샘플링부, 상기 제 1 데이터 준위 샘플링부, 상기 제 2 리셋 준위 샘플링부 및 상기 제 2 데이터 준위 샘플링부는 동일한 구조로 연결된 상기 복수의 커패시터를 포함하는 이중 CDS/PxGA 회로
5 5
제 3항에 있어서, 상기 복수의 커패시터 중 적어도 하나 이상의 커패시터는 상기 총 샘플링 커패시턴스 및 상기 총 피드백 커패시턴스의 결정에 모두 사용되는 이중 CDS/PxGA 회로
6 6
제 3항에 있어서, 상기 복수의 커패시터는 적어도 하나 이상의 가변 커패시터를 포함하는 이중 CDS/PxGA 회로
7 7
제 6항에 있어서, 상기 적어도 하나 이상의 가변 커패시터는 복수의 커패시터 및 복수의 스위치를 포함하는 커패시터 배열로 구성되는 이중 CDS/PxGA 회로
8 8
제 1항에 있어서, 상기 연산증폭기의 이득은 0 내지 1의 이득을 포함하는 이중 CDS/PxGA 회로
9 9
제 8항에 있어서, 상기 제 1 샘플링부 및 상기 제 2 샘플링부는 상기 연산증폭기의 이득을 0 내지 1의 이득으로 조정하기 위한 보정 커패시터를 포함하는 이중 CDS/PxGA 회로
10 10
제 8항에 있어서, 상기 연산증폭기의 이득은 -15 dB 내지 15 dB인 이중 CDS/PxGA 회로
11 11
제 1항에 있어서, 상기 연산증폭기의 출력에 기반하여 오프셋 보정 신호를 생성하고, 상기 오프셋 보정 신호를 상기 제 1 샘플링부 및 상기 제 2 샘플링부에 전달하는 오프셋 보정 회로를 더 포함하는 이중 CDS/PxGA 회로
12 12
제 11항에 있어서, 상기 제 1 샘플링부 및 상기 제 2 샘플링부는 상기 오프셋 보정 신호를 샘플링하기 위한 보정 커패시터를 포함하는 이중 CDS/PxGA 회로
13 13
제 1항에 있어서, 상기 제 1 샘플링부 및 상기 제 2 샘플링부는 오프셋 전압단 또는 공통모드 전압단을 통해 소정 오프셋값을 직접 인가받는 이중 CDS/PxGA 회로
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1 US08063961 US 미국 FAMILY
2 US20090086072 US 미국 FAMILY

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순번 패밀리번호 국가코드 국가명 종류
1 US2009086072 US 미국 DOCDBFAMILY
2 US8063961 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 정보통신부 한국전자통신연구원 IT신성장동력핵심기술개발사업 유비쿼터스 단말용 부품 모듈