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데이터율 정합을 위한 송신 방법 및 장치

  • 기술번호 : KST2015083229
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 데이터율 정합을 위한 송신 방법 및 장치에 관한 것이다.전송할 데이터를 할당된 자원에 정합함에 있어, 가변적으로 할당되는 물리채널 자원에 맞춰 효율적으로 데이터율 정합을 수행할 수 있도록 한다. 가변적으로 할당된 자원에 맞춰 효율적인 데이터율 정합을 수행함으로써, 가중치가 높은 데이터에 대해 천공을 막아줄 수 있으며 이에 따라 시스템의 우수한 성능을 확보할 수 있다.데이터율 정합(rate matching), 터보 코드, 천공(puncturing), 물리 채널 자원
Int. CL H04B 1/02 (2006.01) H04L 29/02 (2006.01) H04L 1/00 (2006.01) H04B 1/04 (2006.01)
CPC H04L 1/0002(2013.01) H04L 1/0002(2013.01) H04L 1/0002(2013.01) H04L 1/0002(2013.01) H04L 1/0002(2013.01) H04L 1/0002(2013.01)
출원번호/일자 1020070102543 (2007.10.11)
출원인 한국전자통신연구원, 삼성전자주식회사
등록번호/일자 10-1405469-0000 (2014.06.02)
공개번호/일자 10-2008-0039790 (2008.05.07) 문서열기
공고번호/일자 (20140612) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020060107246   |   2006.11.01
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.10.11)
심사청구항수 24

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 삼성전자주식회사 대한민국 경기도 수원시 영통구

발명자

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번호 이름 국적 주소
1 김태중 대한민국 경기 성남시 분당구
2 박기윤 대한민국 대전광역시 유성구
3 김남일 대한민국 대전광역시 유성구
4 이재경 대한민국 대전광역시 유성구
5 박형준 대한민국 대전광역시 유성구
6 방승찬 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 팬코리아특허법인 대한민국 서울특별시 강남구 논현로**길 **, 역삼***빌딩 (역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
2 삼성전자주식회사 경기도 수원시 영통구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.10.11 수리 (Accepted) 1-1-2007-0729824-92
2 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status		 2009.02.03 수리 (Accepted) 1-1-2009-0065501-33
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
4 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2010.09.13 수리 (Accepted) 1-1-2010-0593796-93
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.21 수리 (Accepted) 4-1-2012-5132663-40
6 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2012.10.11 수리 (Accepted) 1-1-2012-0827762-98
7 의견제출통지서
Notification of reason for refusal		 2013.12.19 발송처리완료 (Completion of Transmission) 9-5-2013-0880978-11
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.02.19 수리 (Accepted) 1-1-2014-0163390-90
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.02.19 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0163394-72
10 등록결정서
Decision to grant		 2014.05.20 발송처리완료 (Completion of Transmission) 9-5-2014-0345126-13
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
데이터율 정합 장치가 데이터율을 정합하는 방법에 있어서,미리 정의된 부호화 율에 따라 부호화된 입력 신호를 수신하고, 상기 부호화 율에 따라 시스테매틱 비트와 복수개의 패리티 비트로 분할하는 단계;수신 버퍼의 크기를 고려하여 상기 복수개의 패리티 비트를 정합하는 1차 정합 단계;상기 입력 신호에 할당된 물리 채널에 대한 자원 정보와 추가적으로 천공되는 자원에 대한 정보를 이용하여, 상기 시스테매틱 비트와 상기 1차 정합 단계로부터 출력된 상기 복수개의 패리티 비트에 데이터율 정합을 수행하는 2차 정합 단계; 및상기 2차 정합 단계로부터 정합된 상기 시스테매틱 비트 및 상기 복수개의 패리티 비트를 통합하는 비트 통합 단계를 포함하는 데이터율 정합 방법
2 2
제1항에 있어서,상기 패리티 비트로 분할하는 단계는,상기 입력 신호에 미리 설정되어 있는 가중치에 따라, 상기 부호화 율의 역수에 해당하는 수 만큼 상기 시스테매틱 비트와 상기 복수개의 패리티 비트로 분할하는 데이터율 정합 방법
3 3
제2항에 있어서,상기 패리티 비트로 분할하는 단계는,상기 입력 신호가 미리 정의된 비트 수 보다 작은 비트 수로 분할되면, 상기 정의된 비트 수가 되도록 임의의 비트--여기서 임의의 비트는 상기 입력 신호를 구성하는 입력 비트와 구분되는 비트임--를 삽입하여, 상기 정의된 비트 수로 맞춰주는 데이터율 정합 방법
4 4
제1항에 있어서,상기 2차 정합 단계는,상기 시스테매틱 비트 및 상기 복수개의 패리티 비트 중 어느 하나의 비트에 가중치를 두어 상기 2차 정합을 수행할지 여부를 판단하는 단계; 및상기 시스테매틱 비트에 가중치를 둘 경우 상기 2차 정합을 통해 출력되는 시스테매틱 비트의 수는, 상기 입력 신호에 할당된 물리 채널에 대한 자원의 비트 수(Ndata)에서 상기 추가적으로 천공되는 비트 수(Np)를 감한 비트 수(N'data)와 상기 2차 정합 단계에서 입력되는 시스테매틱 비트 수의 최소 값(min{N'data, Nsys})인 데이터율 정합 방법
5 5
제4항에 있어서,상기 2차 정합 단계는,상기 패리티 비트에 가중치를 둘 경우 상기 2차 정합을 통해 출력되는 시스테매틱 비트의 수는, 상기 입력 신호에 할당된 물리 채널에 대한 자원의 비트 수(Ndata)에서 상기 추가적으로 천공되는 비트 수(Np)를 감한 비트 수(N'data)에서 상기 1차 정합 단계로부터 출력된 상기 패리티 비트를 감한 수(N'data - Np1 - Np2)와 0 중에서 최대값(max{N'data-Np1-Np2, 0})인 데이터율 정합 방법
6 6
제4항에 있어서,상기 복수개의 패리티 비트는 제1 패리티 비트 및 제2 패리티 비트로 구분되며, 상기 제1 패리티 비트의 수는 상기 입력 신호에 할당된 물리 채널에 대한 자원의 비트 수에서 상기 추가적으로 천공되는 비트 수를 감한 비트 수에서 출력되는 시스테매틱 비트의 수를 감한 수를 부호화 율(C)의 역수보다 하나 작은 수(C-1)로 나눈 값에서 정수 값인 데이터율 정합 방법
7 7
제6항에 있어서,상기 제2 패리티 비트의 수는 상기 입력 신호에 할당된 물리 채널에 대한 자원의 비트 수에서 상기 추가적으로 천공되는 비트 수를 감한 비트 수에서 출력되는 시스테매틱 비트의 수를 감한 수를 부호화 율의 역수보다 하나 작은 수(C-1)로 나눈 값보다 같거나 큰 정수 값인 데이터율 정합 방법
8 8
제1항에 있어서,상기 비트 통합 단계는,상기 입력 신호의 변조 방식에 따른 격자형 인터리버를 생성하고, 생성된 격자형 인터리버를 통해 메모리를 설정하는 단계;상기 설정된 메모리에 행 별로 기록할 시스테매틱 비트의 수를 결정하는 단계; 및상기 결정된 시스테매틱 비트의 수를 토대로 상기 메모리에 상기 시스테매틱 비트를 기록할 위치를 할당하여 기록하는 단계; 및상기 시스테매틱 비트가 기록된 위치 이외의 위치에 상기 복수개의 패리티 비트를 기록하여 상기 시스테매틱 비트 및 상기 패리티 비트가 통합된 비트를 출력하는 단계를 포함하는 데이터율 정합 방법
9 9
제8항에 있어서,상기 메모리를 설정하는 단계는, 심볼을 표시하는 비트 수를 행의 크기로 하고, 전체 입력 신호의 길이를 행으로 나눈 수를 열의 크기로 하는 메모리인 데이터율 정합 방법
10 10
제8항에 있어서,상기 기록하는 단계는,상기 시스테매틱 비트의 수(N't,sys)에서 상기 메모리의 열의 크기(N'col)와 상기 시스테매틱 비트의 수를 결정하기 위해 사용된 파라미터(Nr)를 곱한 값(Nr*N'rcol)을 감한 값을 토대로 기록하는 데이터율 정합 방법
11 11
데이터율을 정합하는 장치에 있어서,미리 정의된 부호화 율에 따라 부호화된 입력 신호를 수신하고, 상기 부호화 율에 따라 상기 입력 신호를 다수의 비트--여기서 다수의 비트는 하나의 시스테매틱 비트 및 복수개의 패리티 비트를 포함함--로 분할하는 비트 분할부;상기 입력 신호를 수신할때의 버퍼 크기를 고려하여, 상기 버퍼의 크기를 초과하지 않도록 상기 다수의 비트에 대한 데이터율을 정합하는 제1 정합부;상기 입력 신호에 할당된 물리 채널에 대한 자원 정보와 추가적으로 천공되는 자원에 대한 정보를 이용하며, 상기 물리 채널에 대한 자원의 비트 수에서 상기 추가적으로 천공되는 비트 수를 감해 얻은 물리 채널의 자원 비트 수를 이용하여 상기 제1 정합부에서 정합된 다수의 비트에 대한 데이터율을 정합하는 제2 정합부; 및상기 제2 정합부로부터 출력된 다수의 비트를 통합하여 출력하는 비트 통합부를 포함하는 데이터율 정합 장치
12 12
제11항에 있어서,상기 비트 분할부는,직렬로 입력되는 상기 부호화된 입력 신호를, 상기 부호화 율의 역수에 해당하는 수로 다수의 비트로 분할하는 데이터율 정합 장치
13 13
제12항에 있어서,상기 비트 분할부는,상기 입력 신호가 미리 정의된 비트 수 보다 작은 비트 수로 분할되면, 상기 정의된 비트 수가 되도록 임의의 비트--여기서 임의의 비트는 상기 입력 신호를 구성하는 입력 비트와 구분되는 비트임--를 삽입하여, 상기 정의된 비트 수로 맞춰주는 데이터율 정합 장치
14 14
제12항에 있어서,상기 시스테매틱 비트에 가중치를 주는 경우 상기 제2 정합부에서 출력되는 시스테매틱 비트 수는, 상기 할당된 물리 채널 자원의 비트 수에서 추가적으로 천공되는 비트 수를 감한 비트 수와, 상기 제2 정합부로 입력되는 시스테매틱 비트 수의 최소 값인 데이터율 정합 장치
15 15
제14항에 있어서,상기 패리티 비트에 가중치를 주는 경우 상기 제2 정합부에서 출력되는 시스테매틱 비트 수는, 상기 할당된 물리 채널 자원의 비트 수에서 상기 추가적으로 천공되는 비트 수를 감한 비트 수에서 상기 제2 정합부로 입력되는 복수개의 패리티 비트 수를 감한 수와, 0 중에서 최대 값이 데이터율 정합 장치
16 16
데이터율 정합 장치가 데이터율을 정합하는 방법에 있어서,미리 정의된 부호화 율에 따라 부호화된 입력 신호를 수신하고, 상기 부호화 율에 따라 시스테매틱 비트와 복수개의 패리티 비트로 분할하는 단계;수신 버퍼의 크기를 고려하여 상기 패리티 비트를 정합하는 1차 정합 단계;상기 입력 신호에 할당된 물리 채널에 대한 자원 정보를 이용하여 상기 시스테매틱 비트와 상기 1차 정합 단계로부터 출력된 상기 패리티 비트에 데이터율 정합을 수행하는 2차 정합 단계;상기 입력 신호에 할당된 물리 채널의 자원 내에서 추가적으로 천공되는 자원에 대한 정보를 토대로, 상기 2차 정합 단계로부터 정합된 비트들에 데이터율 정합을 수행하는 3차 정합 단계; 및상기 3차 정합 단계로부터 정합된 상기 시스테매틱 비트 및 상기 복수의 패리티 비트를 통합하는 비트 통합 단계를 포함하는 데이터율 정합 방법
17 17
제16항에 있어서,상기 패리티 비트로 분할하는 단계는,상기 입력 신호가 미리 정의된 비트 수 보다 작은 비트 수로 분할되면, 상기 정의된 비트 수가 되도록 임의의 비트--여기서 임의의 비트는 상기 입력 신호를 구성하는 입력 비트와 구분되는 비트임--를 삽입하여, 상기 정의된 비트 수로 맞춰주는 데이터율 정합 방법
18 18
제16항에 있어서,상기 시스테매틱 비트에 가중치를 주는 경우, 상기 3차 정합 단계에서 출력되는 시스테매틱 비트의 수는,상기 2차 정합 단계로부터 출력되는 시스테매틱 비트의 수와 상기 2차 정합 단계로부터 출력되는 모든 패리티 비트들의 수의 합에 상기 추가적으로 천공되는 비트의 수를 뺀 비트 수 중 작은 수인 데이터율 정합 방법
19 19
제16항에 있어서,상기 패리티 비트에 가중치를 주는 경우, 상기 3차 정합 단계에서 출력되는 시스테매틱 비트의 수는,상기 2차 정합 단계로부터 출력되는 시스테매틱 비트의 수에서 상기 추가적으로 수행되는 천공의 비트 수를 감한 비트 수와 0을 비교하여 큰 수가 상기 시스테매틱 비트 수인 데이터율 정합 방법
20 20
데이터율을 정합하는 장치에 있어서,미리 정의된 부호화 율에 따라 부호화된 입력 신호를 수신하고, 상기 부호화 율에 따라 상기 입력 신호를 다수의 비트--여기서 다수의 비트는 하나의 시스테매틱 비트 및 복수개의 패리티 비트를 포함함--로 분할하는 비트 분할부;상기 입력 신호를 수신할때의 버퍼 크기를 고려하여, 상기 버퍼의 크기를 초과하지 않도록 상기 다수의 비트에 대한 데이터율을 정합하는 제1 정합부;상기 입력 신호에 할당된 물리 채널에 대한 자원의 비트 수를 이용하여 상기 제1 정합부에서 정합된 다수의 비트에 대한 데이터율을 정합하는 제2 정합부;상기 물리 채널의 자원 내에서 추가적으로 천공되는 비트 수를 이용하여 상기 제2 정합부에서 정합된 다수의 비트에 대한 데이터율을 정합하는 제3 정합부; 및상기 제3 정합부로부터 출력된 다수의 비트를 통합하여 출력하는 비트 통합부를 포함하는 데이터율 정합 장치
21 21
제20항에 있어서,상기 비트 분할부는,상기 입력 신호가 미리 정의된 비트 수 보다 작은 비트 수로 분할되면, 상기 정의된 비트 수가 되도록 임의의 비트--여기서 임의의 비트는 상기 입력 신호를 구성하는 입력 비트와 구분되는 비트임--를 삽입하여, 상기 정의된 비트 수로 맞춰주는 데이터율 정합 장치
22 22
제20항에 있어서,상기 시스테매틱 비트에 가중치를 주는 경우, 상기 제3 정합부에서 출력되는 시스테매틱 비트의 수는,상기 제2 정합부로부터 출력되는 시스테매틱 비트의 수와 상기 제2 정합부로부터 출력되는 모든 패리티 비트들의 수의 합에 상기 추가적으로 천공되는 비트의 수를 뺀 비트 수 중 작은 수인 데이터율 정합 장치
23 23
제20항에 있어서,상기 패리티 비트에 가중치를 주는 경우, 상기 제3 정합부에서 출력되는 시스테매틱 비트의 수는,상기 제2 정합부로부터 출력되는 시스테매틱 비트의 수에서 상기 추가적으로 수행되는 천공의 비트 수를 감한 비트 수와 0을 비교하여 큰 수가 상기 시스테매틱 비트 수인 데이터율 정합 장치
24 24
제20항에 있어서,상기 비트 분할부, 상기 제1 정합부, 상기 제2 정합부, 상기 제3 정합부 및 상기 비트 통합부를 제어하는 정합 제어부를 더 포함하는 데이터율 정합 장치
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1 WO2008054124 WO 세계지적재산권기구(WIPO) FAMILY

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순번 연구부처 주관기관 연구사업 연구과제
1 정보통신부 한국전자통신연구원 IT신성장동력핵심기술개발사업 3G Evolution 무선전송 기술 개발