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동적 소자 정합 방법 및 이를 이용한 멀티-비트디지털-아날로그 변환기, 상기 멀티-비트 디지털-아날로그변환기를 구비한 델타-시그마 변조기 및 델타-시그마디지털-아날로그 변환기

  • 기술번호 : KST2015083576
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, 델타-시그마 아날로그-디지털 변환기의 델타-시그마 변조기와 델타-시그마 디지털-아날로그 변환기에 사용되는 멀티-비트 디지털-아날로그 변환기에서 주기적인 신호 성분들(인-밴드 톤)이 발생되는 것을 억제하기 위한 기술에 관한 것으로, 단위 소자의 사용이 1순환될 때마다 간결한 알고리즘에 따라 새로운 순서로 단위 소자를 선택함으로써, 이에 따라 단위 소자 사용의 주기성이 사라지게 되어 종래의 DWA 알고리즘에서 나타나던 인-밴드 톤 발생을 억제할 수 있는 것을 특징으로 한다. 멀티-비트 델타-시그마 변조기, 잡음성형, multi-bit sigma-delta modulator, noise shaping, data weighted averaging, DWA
Int. CL H03M 3/02 (2006.01) H03M 1/66 (2006.01)
CPC
출원번호/일자 1020070113966 (2007.11.08)
출원인 한국전자통신연구원
등록번호/일자 10-0911427-0000 (2009.08.03)
공개번호/일자 10-2009-0047887 (2009.05.13) 문서열기
공고번호/일자 (20090811) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.11.08)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김이경 대한민국 대전시 유성구
2 조민형 대한민국 대전시 서구
3 권종기 대한민국 대전시 서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.11.08 수리 (Accepted) 1-1-2007-0803559-12
2 의견제출통지서
Notification of reason for refusal		 2009.01.31 발송처리완료 (Completion of Transmission) 9-5-2009-0045917-01
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.03.31 수리 (Accepted) 1-1-2009-0192654-55
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.03.31 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0192658-37
5 등록결정서
Decision to grant		 2009.07.29 발송처리완료 (Completion of Transmission) 9-5-2009-0313661-72
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
(a) 데이터 가중 평균화(DWA) 알고리즘을 이용하여 외부로부터 입력되는 디지털 데이터에 따라 아날로그 신호로 변환하기 위한 복수의 단위 소자 중 적어도 하나 이상의 단위 소자를 선택하는 단계; 및 (b) 상기 복수의 단위 소자의 사용이 1순환될 때마다 새로운 순서로 상기 복수의 단위 소자 중 적어도 하나 이상의 단위 소자를 선택하는 단계를 포함하는 것을 특징으로 하는 동적 소자 정합 방법
2 2
삭제
3 3
제1항에 있어서, 상기 (b) 단계에서, 상기 복수의 단위 소자의 사용이 1순환된 경우, 상기 (a) 단계를 통해 얻어진 단위 소자 선택 결과를 좌측 또는 우측으로 소정 개수 만큼 이동하여 보정하는 제1 단계; 및 상기 복수의 단위 소자가 순차적으로 선택되도록 상기 제1 단계를 통해 얻어진 단위 소자 선택 결과를 보정하는 제2 단계를 더 포함하는 것을 특징으로 하는 동적 소자 정합 방법
4 4
제1항에 있어서, 상기 (b) 단계에서, 상기 복수의 단위 소자의 사용이 1순환되지 않은 경우, 상기 (a) 단계를 통해 얻어진 단위 소자 선택 결과를 그대로 이용하는 단계를 더 포함하는 것을 특징으로 하는 동적 소자 정합 방법
5 5
디지털 데이터를 아날로그 신호로 변환시키기 위한 복수의 단위 소자들; 데이터 가중 평균화(DWA) 알고리즘을 이용하여 외부로부터 입력되는 디지털 데이터에 따라 상기 복수의 단위 소자들 중 적어도 하나 이상의 단위 소자를 선택하는 제1 동적 소자 정합부; 상기 복수의 단위 소자의 사용이 1순환될 때마다 새로운 순서로 상기 복수의 단위 소자 중 적어도 하나 이상의 단위 소자를 선택하는 제2 동적 소자 정합부; 및 상기 단위 소자들로부터 출력되는 아날로그 신호를 합산하여 출력하는 합산부를 포함하는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
6 6
제5항에 있어서, 상기 단위 소자는 커패시터, 커런트 셀 및 저항 어레이 중 어느 하나인 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
7 7
제5항에 있어서, 상기 제1 동적 소자 정합부는, 데이터 가중 평균화(DWA) 알고리즘을 이용하여 상기 디지털 데이터의 이진 코드를 순환시켜 제1 쉬프트값을 출력하는 DWA 로직 회로; 및 상기 디지털 데이터를 상기 제1 쉬프트값에 따라 쉬프트하여 상기 복수의 단위 소자 중 적어도 하나 이상의 단위 소자를 선택하는 제1 스위칭부를 더 포함하는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
8 8
제7항에 있어서, 상기 DWA 로직 회로는 제1 가산기 및 제1 지연부로 구성되며, 상기 제1 스위칭부는 제1 로그 쉬프터로 구성된 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
9 9
제5항에 있어서, 상기 제2 동적 소자 정합부는, 상기 복수의 단위 소자의 사용이 1순환될 때마다 상기 제1 동적 소자 정합부를 통해 선택된 단위 소자 선택 결과를 보정하기 위한 제2 쉬프트값을 출력하는 제1 보정 회로; 상기 제1 동적 소자 정합부로부터 단위 소자 선택 결과를 입력받아 상기 제2 쉬프트값에 따라 쉬프트하는 제2 스위칭부; 상기 제2 스위칭부를 통해 쉬프트된 단위 소자 선택 결과를 보정하기 위한 제3 쉬프트값을 출력하는 제2 보정 회로; 및 상기 제2 스위칭부로부터 단위 소자 선택 결과를 입력받아 상기 제3 쉬프트값에 따라 쉬프트하는 제3 스위칭부를 더 포함하는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
10 10
제9항에 있어서, 상기 제2 쉬프트값은 상기 복수의 단위 소자의 사용이 1순환될 때마다 새로운 순서로 단위 소자를 선택하기 위한 보정값인 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
11 11
제9항에 있어서, 상기 제3 쉬프트값은 상기 복수의 단위 소자가 순차적으로 선택되도록 하는 보정값인 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
12 12
제9항에 있어서, 상기 제2 스위칭부는 부분 쉬프터로 구성되며, 상기 제3 스위칭부는 제2 로그 쉬프터로 구성되는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
13 13
제9항에 있어서, 상기 제1 보정 회로는, 상기 제1 동적 소자 정합부로부터 현재 선택된 단위 소자의 시작점 위치를 나타내는 제1 포인터와 다음에 선택될 단위 소자의 시작점 위치를 나타내는 제2 포인터 및 상기 제1, 2 포인터의 합에 따른 캐리를 입력받아, 상기 복수의 단위 소자의 사용이 1순환될 때마다 상기 제2 쉬프트값을 상기 제2 스위칭부로 출력하는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
14 14
제13항에 있어서, 상기 제1 보정 회로는, 상기 제1 동적 소자 정합부로부터 입력된 제1, 2 포인터의 차이를 계산하는 뺄셈기; 랜덤 신호를 생성하는 랜덤 신호 생성기; 상기 랜덤 신호 생성기로부터 생성된 랜덤 신호와, 상기 뺄셈기로부터 입력된 두 포인터의 차이를 AND 연산하는 제1 AND 게이트; 및 상기 제1 AND 게이트의 출력과 상기 제1 동적 소자 정합부로부터 입력된 제1, 2 포인터의 합에 따른 캐리를 AND 연산하여 상기 제2 쉬프트값을 출력하는 제2 AND 게이트를 더 포함하는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
15 15
제9항에 있어서, 상기 제2 보정 회로는, 상기 제1 보정 회로로부터 입력된 제2 쉬프트값을 누적시켜 그 누적된 값을 상기 제3 쉬프트값으로 출력하는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
16 16
제15항에 있어서, 상기 제2 보정 회로는 제2 덧셈기와 제2 지연기로 구성되는 것을 특징으로 하는 멀티-비트 디지털-아날로그 변환기
17 17
가산기, 적분기, 멀티-비트 아날로그-디지털 변환기 및 멀티-비트 디지털-아날로그 변환기를 구비하며, 상기 멀티-비트 디지털-아날로그 변환기는, 디지털 데이터를 아날로그 신호로 변환시키기 위한 복수의 단위 소자들; 외부로부터 입력되는 디지털 데이터에 따라 상기 복수의 단위 소자들 중 적어도 하나 이상의 단위 소자를 선택하는 제1 동적 소자 정합부; 상기 복수의 단위 소자의 사용이 1순환될 때마다 새로운 순서로 상기 복수의 단위 소자 중 적어도 하나 이상의 단위 소자를 선택하는 제2 동적 소자 정합부; 및 상기 단위 소자들로부터 출력되는 아날로그 신호를 합산하여 출력하는 합산부를 포함하는 것을 특징으로 하는 델타-시그마 변조기
18 18
델타-시그마 변조기, 멀티-비트 디지털-아날로그 변환기 및 저역 통과 필터를 구비하며, 상기 멀티-비트 디지털-아날로그 변환기는, 디지털 데이터를 아날로그 신호로 변환시키기 위한 복수의 단위 소자들; 외부로부터 입력되는 디지털 데이터에 따라 상기 복수의 단위 소자들 중 적어도 하나 이상의 단위 소자를 선택하는 제1 동적 소자 정합부; 상기 복수의 단위 소자의 사용이 1순환될 때마다 새로운 순서로 상기 복수의 단위 소자 중 적어도 하나 이상의 단위 소자를 선택하는 제2 동적 소자 정합부; 및 상기 단위 소자들로부터 출력되는 아날로그 신호를 합산하여 출력하는 합산부를 포함하는 것을 특징으로 하는 델타-시그마 디지털-아날로그 변환기
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2 US7719455 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 정보통신부 및 정보통신연구진흥원 한국전자통신연구원 IT원천기술개발 유비쿼터스 단말용 부품/모듈