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병렬 처리 기반 파이프라인 복호화 장치 및 방법

  • 기술번호 : KST2015085557
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 병렬 처리에 기반하여 동영상을 복호화하기 위한 장치 및 방법에 관한 것이다. 본 발명에 따른 병렬처리 기반 파이프라인 복호화 장치는, 압축 비트스트림에 대해 문맥적응적가변길이디코딩(CAVLC)을 수행함으로써 SPS, PPS, 슬라이스 헤더, 매크로블록 헤더 및 매크로블록 계수값들을 복호화하기 위한 비트스트림 프로세서; 상기 복호화된 매크로블록 헤더 및 매크로블록 계수값들을 이용하여 복수개의 매크로블록에 대한 역양자화(IQ), 역변환(IT) 및 움직임 보상(MC) 연산을 동시에 병렬 처리하는 병렬처리 어레이 프로세서; 상기 복수개의 매크로블록에 대한 인트라 예측(IP) 및 디블록킹필터(DF) 연산을 순차 처리하는 순차처리 프로세서; 상기 프로세서들간에 상기 복수개의 매크로블록에 대한 데이터 전송을 제어하는 DMA 제어기; 상기 프로세서들의 연산과 상기 복수개의 매크로블록에 대한 데이터 전송을 파이프라인하기 위한 시퀀서 프로세서; 상기 프로세서들의 초기화, 프레임 제어 및 슬라이스 제어를 수행하는 메인 프로세서; 및 상기 비트스트림 프로세서, 상기 병렬처리 어레이 프로세서, 상기 순차처리 프로세서, 상기 DMA 제어기, 상기 시퀀서 프로세서 및 상기 메인 프로세서를 상호연결하는 매트릭스 스위치 버스를 포함한다. 복호화, 병렬처리, 파이프라인, 병렬처리 프로세서, 순차처리 프로세서, 시퀀서 프로세서
Int. CL G06F 9/38 (2006.01) G06F 13/14 (2006.01) G06F 9/06 (2006.01)
CPC G06F 9/3885(2013.01) G06F 9/3885(2013.01) G06F 9/3885(2013.01) G06F 9/3885(2013.01) G06F 9/3885(2013.01)
출원번호/일자 1020090124366 (2009.12.15)
출원인 한국전자통신연구원
등록번호/일자 10-1279507-0000 (2013.06.21)
공개번호/일자 10-2011-0067674 (2011.06.22) 문서열기
공고번호/일자 (20130628) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.12.15)
심사청구항수 20

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 석정희 대한민국 대전광역시 유성구
2 여준기 대한민국 대전광역시 서구
3 천익재 대한민국 대전광역시 중구
4 허세완 대한민국 대전광역시 유성구
5 여순일 대한민국 대전광역시 유성구
6 노태문 대한민국 대전광역시 유성구
7 권종기 대한민국 대전광역시 서구
8 김종대 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2009.12.15 수리 (Accepted) 1-1-2009-0772870-59
2 의견제출통지서
Notification of reason for refusal		 2013.01.08 발송처리완료 (Completion of Transmission) 9-5-2013-0015702-72
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.03.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0193296-19
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.03.05 수리 (Accepted) 1-1-2013-0193294-17
5 등록결정서
Decision to grant		 2013.06.19 발송처리완료 (Completion of Transmission) 9-5-2013-0420634-54
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
압축 비트스트림에 대해 문맥적응적가변길이디코딩(CAVLC)을 수행함으로써 SPS, PPS, 슬라이스 헤더, 매크로블록 헤더 및 매크로블록 계수값들을 복호화하기 위한 비트스트림 프로세서; 상기 복호화된 매크로블록 헤더 및 매크로블록 계수값들을 이용하여 복수개의 매크로블록에 대한 역양자화(IQ), 역변환(IT) 및 움직임 보상(MC) 연산을 동시에 병렬 처리하는 병렬처리 어레이 프로세서; 상기 복수개의 매크로블록에 대한 인트라 예측(IP) 및 디블록킹필터(DF) 연산을 순차 처리하는 순차처리 프로세서; 상기 프로세서들간에 상기 복수개의 매크로블록에 대한 데이터 전송을 제어하는 DMA 제어기; 상기 프로세서들의 연산과 상기 복수개의 매크로블록에 대한 데이터 전송을 파이프라인하기 위한 시퀀서 프로세서; 상기 프로세서들의 초기화, 프레임 제어 및 슬라이스 제어를 수행하는 메인 프로세서; 및 상기 비트스트림 프로세서, 상기 병렬처리 어레이 프로세서, 상기 순차처리 프로세서, 상기 DMA 제어기, 상기 시퀀서 프로세서 및 상기 메인 프로세서를 상호연결하는 매트릭스 스위치 버스 를 포함하는 병렬처리 기반 파이프라인 복호화 장치
2 2
제1항에 있어서, 상기 비트스트림에 의해 복호화된 SPS, PPS, 슬라이스 헤더 및 매크로블록 헤더를 저장하기 위한 고속 메모리를 더 포함하고, 상기 메인 프로세서는 상기 고속 메모리에 저장된 SPS, PPS, 슬라이스 헤더 및 매크로블록 헤더의 구조화 및 가공을 수행하고 상기 가공된 매크로블록 헤더를 상기 병렬처리 어레이 프로세서에 전송하는 병렬처리 기반 파이프라인 복호화 장치
3 3
제1항에 있어서, 상기 비트스트림에 의해 복호화된 매크로블록 계수값들은 상기 DMA 제어기에 의해 상기 병렬처리 어레이 프로세서로 전송되는 병렬처리 기반 파이프라인 복호화 장치
4 4
제1항에 있어서, 상기 비트스트림 프로세서, 상기 병렬처리 어레이 프로세서 및 상기 순차처리 프로세서에 의해 복호화가 완료된 데이터를 저장하는 영상 프레임 메모리를 더 포함하는 병렬처리 기반 파이프라인 복호화 장치
5 5
제1항에 있어서, 상기 비트스트림 프로세서는 상기 매트릭스 스위치 버스를 통해 수신되는 상기 압축 영상 비트스트림을 저장하기 위한 2개의 입력 버퍼를 구비하여 상기 프로세서의 연산과 동시에 상기 비트스트림을 연속적으로 수신하고, 상기 복호화된 매크로블록 계수값들을 저장하기 위한 2개의 출력 버퍼를 구비하여 상기 매크로블록 계수값들을 상기 병렬처리 어레이 프로세서에 연속적으로 출력하는 병렬처리 기반 파이프라인 복호화 장치
6 6
제1항에 있어서, 상기 비트스트림 프로세서는 상기 프로세서의 연산이 종료되거나 예외상황이 발생하는 경우에 인터럽트 신호를 발생시키는 인터럽트 발생수단을 포함하고, 상기 발생된 인터럽트 신호는 상기 시퀀서 프로세서 또는 상기 메인 프로세서로 전송되는 병렬처리 기반 파이프라인 복호화 장치
7 7
제4항에 있어서, 상기 병렬처리 어레이 프로세서는, 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산을 수행하기 위한 프로그램을 저장하는 프로그램 메모리와, 상기 비트스트림 프로세서로부터 수신된 상기 매크로블록 계수값들을 저장하고 상기 영상 프레임 메모리로부터 움직임 보상(MC) 연산에 필요한 참조 화면 데이터를 수신하여 저장하는 데이터 메모리와, 상기 복수개의 매크로블록에 대한 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산을 동시에 처리하기 위한 복수개의 프로세싱 유닛과, 상기 병렬처리어레이 프로세서의 연산이 종료되거나 예외상황이 발생하는 경우에 인터럽트 신호를 발생시키는 인터럽트 발생수단을 포함하고, 상기 발생된 인터럽트 신호는 상기 시퀀서 프로세서 또는 상기 메인 프로세서로 전송되는 병렬처리 기반 파이프라인 복호화 장치
8 8
제7항에 있어서, 상기 병렬처리 어레이 프로세서는 상기 복수개의 매크로블록에 대한 역양자화(IQ), 역변환(IT), 움직임 보상(MC) 연산과 상기 영상 프레임 메모리로부터 움직임 보상(MC) 연산에 필요한 참조 화면 데이터의 수신을 동시에 수행하는 병렬처리 기반 파이프라인 복호화 장치
9 9
제8항에 있어서, 상기 영상 프레임 메모리로부터 상기 병렬처리 어레이 프로세서의 상기 데이터 메모리로의 상기 움직임 보상(MC) 연산에 필요한 참조 화면 데이터 전송은 상기 DMA 제어기에 의해 수행되는 병렬처리 기반 파이프라인 복호화 장치
10 10
제7항에 있어서, 상기 병렬처리 어레이 프로세서에 의해 상기 역양자화 및 역변환이 완료되어 생성된 잔차 데이터가 상기 DMA 제어기에 의해 순차처리 프로세서에 전송되는 동안 상기 움직임 보상 연산이 수행되는 병렬처리 기반 파이프라인 복호화 장치
11 11
제7항에 있어서, 상기 병렬처리 어레이 프로세서에 의해 움직임 보상된 데이터는 상기 DMA 제어기에 의해 순차처리 프로세서에 전송되는 병렬처리 기반 파이프라인 복호화 장치
12 12
제1항에 있어서, 상기 시퀀서 프로세서는 상기 병렬처리 어레이 프로세서, 상기 순차처리 프로세서 및 상기 DMA 제어기의 제어 레지스터에 접근함으로써 상기 프로세서들의 연산의 시작과 종료를 제어하고 상기 프로세서들의 연산과 상기 DMA 제어기를 이용한 데이터 전송을 파이프라인하는 병렬처리 기반 파이프라인 복호화 장치
13 13
제1항에 있어서, 상기 시퀀서 프로세서는 각 프로세서의 연산과 데이터 전송을 파이프라인하기 위한 제어 프로그램을 저장하는 프로그램 메모리 및 데이터 메모리를 포함하는 병렬처리 기반 파이프라인 복호화 장치
14 14
제1항에 있어서, 상기 시퀀서 프로세서는, 상기 병렬처리 어레이 프로세서, 상기 순차처리 프로세서 및 상기 DMA 제어기에서 발생하는 인터럽트를 처리하는 인터럽트 처리부와, 상기 시퀀서 프로세서의 연산이 종료되거나 연산이 정해진 수행시간내에 종료되지 않은 경우에 인터럽트를 발생시키는 인터럽트 발생부 를 포함하는 병렬처리 기반 파이프라인 복호화 장치
15 15
제14항에 있어서, 상기 메인 프로세서는 상기 시퀀서 프로세서로부터 연산이 종료됨을 나타내는 인터럽트를 수신하면 다음 복수개의 매크로블록에 대한 복호화를 개시하는 병렬처리 기반 파이프라인 복호화 장치
16 16
제1항에 있어서, 상기 순차처리 프로세서는 상기 인트라 예측(IP) 및 디블록킹필터(DF) 연산을 1개의 매크로블록 단위로 순차 처리하여 최종적으로 복수개의 매크로블록에 대한 상기 인트라 예측(IP) 및 디블록킹필터(DF) 연산을 완료하는 병렬처리 기반 파이프라인 복호화 장치
17 17
복수개의 매크로블록에 대한 헤더 및 계수들을 비트스트림 프로세서에서 복호화하는 단계; 상기 복호화된 매크로블록 헤더 데이터를 DMA 제어기를 이용하여 고속 메모리에 전송하는 단계; 메인 프로세서에서 상기 고속 메모리에 저장된 매크로블록 헤더 데이터를 구조화 및 가공하여 병렬처리 어레이 프로세서로 전송하는 단계; 상기 복호화된 복수개의 매크로블록에 대한 계수 값들을 상기 DMA 제어기를 이용하여 상기 병렬처리 어레이 프로세서로 전송하는 단계; 상기 가공된 매크로블록 헤더 값과 상기 복수개의 매크로블록에 대한 계수 값들을 이용하여 상기 복수개의 매크로블록에 대한 역양자화(IQ), 역변환(IT) 및 움직임 보상(MC) 연산을 상기 병렬처리 어레이 프로세서에서 동시에 병렬 처리하는 단계; 상기 움직임 보상된 복수개의 매크로블록을 상기 DMA 제어기를 이용하여 순차처리 프로세서에 전송하는 단계; 및 상기 복수개의 매크로블록에 대한 인트라 예측 및 디블록킹필터 연산을 상기 순차처리 프로세서에서 순차적으로 수행하고 최종 결과 데이터를 영상 프레임 메모리에 전송하는 단계 를 포함하는 병렬처리 기반 파이프라인 복호화 방법
18 18
제17항에 있어서, 상기 DMA 제어기를 이용하여 상기 복호화된 복수개의 매크로블록에 대한 계수 값들을 상기 병렬처리 어레이 프로세서로 전송하는 동안, 상기 비트스트림 프로세서는 다음 복수 개의 매크로블록에 대한 계수 값들을 복호화하는 병렬처리 기반 파이프라인 복호화 방법
19 19
제17항에 있어서, 상기 역양자화(IQ), 역변환(IT) 및 움직임 보상(MC) 연산을 상기 병렬처리 어레이 프로세서에서 동시에 병렬 처리하는 단계는, 상기 역양자화 및 역변환의 수행과 영상 프레임 메모리로부터 루마(Luma)/크로마(Chroma)에 대한 참조 화면 데이터의 일부를 상기 병렬처리 어레이 프로세서의 메모리에 전송하는 것을 동시에 수행하는 단계와, 상기 역변환까지 종료되고 생성된 잔차 데이터를 상기 순차처리 프로세서의 메모리에 전송하는 것과 상기 움직임 보상 연산을 동시에 수행하는 단계 를 포함하는 병렬처리 기반 파이프라인 복호화 방법
20 20
제17항 내지 제19항 중 어느 하나의 항에 있어서, 상기 방법은 상기 병렬처리 어레이 프로세서, 상기 순차처리 프로세서 및 상기 DMA 제어기의 동작을 제어하는 프로그램을 실행시키는 시퀀서 프로세서의 제어 신호에 따라 수행되는 병렬처리 기반 파이프라인 복호화 방법
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1 US20110145549 US 미국 FAMILY

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1 US2011145549 US 미국 DOCDBFAMILY
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1 지식경제부 한국전자통신연구원 IT성장동력기술개발 유비쿼터스 단말용 부품 모듈