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반도체 패키지 및 그 제조 방법

기술번호 : KST2015085635
담당센터 : 대전기술혁신센터
전화번호 : 042-610-2279

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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약	반도체 패키지를 제공한다. 도전 패턴 및 비아가 형성된 복수의 시트들이 적층된 패키지 몸체, 상기 패키지 몸체의 일 면으로부터 연장된 삽입 슬롯 내에 삽입된 복수의 반도체 칩들, 상기 패키지 몸체의 상기 일 면에 대향하는 타 면에 제공된 외부 연결 단자를 제공한다. 상기 복수의 반도체 칩들은 상기 외부 연결 단자와 전기적으로 연결된다.패키지, LTCC, 삽입 슬롯, 수직형, 그린 시트
Int. CL	H01L 23/48 (2006.01) H01L 23/12 (2006.01) H05K 3/46 (2006.01)
CPC
출원번호/일자	1020090081157 (2009.08.31)
출원인	한국전자통신연구원
등록번호/일자	10-1221869-0000 (2013.01.08)
공개번호/일자	10-2011-0023341 (2011.03.08) 문서열기
공고번호/일자	(20130115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태	소멸
심사진행상태	수리
심판사항
구분	신규
원출원번호/일자
관련 출원번호
심사청구여부/일자	Y (2009.08.31)
심사청구항수	19

출원인

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번호	이름	국적	주소
1	한국전자통신연구원	대한민국	대전광역시 유성구

발명자

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번호	이름	국적	주소
1	장우진	대한민국	대전광역시 서구
2	여순일	대한민국	대전광역시 유성구
3	김해천	대한민국	대전광역시 유성구
4	남은수	대한민국	대전광역시 서구

대리인

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번호	이름	국적	주소
1	오세준	대한민국	서울특별시 강남구 테헤란로 길 * *층(역삼동)(특허법인 고려)
2	권혁수	대한민국	서울특별시 강남구 언주로 **, 층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3	송윤호	대한민국	서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호	이름	국적	주소
1	한국전자통신연구원		대전광역시 유성구

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	[특허출원]특허출원서 [Patent Application] Patent Application	2009.08.31	수리 (Accepted)	1-1-2009-0533666-57
2	의견제출통지서 Notification of reason for refusal	2012.10.16	발송처리완료 (Completion of Transmission)	9-5-2012-0616926-32
3	[거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)	2012.12.17	수리 (Accepted)	1-1-2012-1046797-56
4	[명세서등 보정]보정서 [Amendment to Description, etc.] Amendment	2012.12.17	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2012-1046796-11
5	등록결정서 Decision to grant	2012.12.28	발송처리완료 (Completion of Transmission)	9-5-2012-0797653-17
6	출원인정보변경(경정)신고서 Notification of change of applicant's information	2015.02.02	수리 (Accepted)	4-1-2015-0006137-44

번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호	청구항
1	1 도전 패턴 및 비아가 형성된 복수의 시트들이 적층된 패키지 몸체;상기 패키지 몸체의 일 면으로부터 연장된 삽입 슬롯 내에 삽입된 복수의 반도체 칩들; 및상기 패키지 몸체의 상기 일 면에 대향하는 타 면에 제공된 외부 연결 단자를 포함하고,상기 복수의 반도체 칩들은 상기 도전 패턴 및 상기 비아를 통하여 상기 외부 연결 단자와 전기적으로 연결되고,상기 복수의 반도체 칩들 각각은 상기 복수의 시트들 중 적어도 두 시트들을 관통하는 반도체 패키지
2	2 제 1 항에 있어서, 상기 비아는 상기 복수의 시트들을 관통하고, 상기 도전 패턴은 상기 복수의 시트들 사이에 제공되는 반도체 패키지
3	3 제 1 항에 있어서, 상기 비아는 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하는 반도체 패키지
4	4 제 3 항에 있어서, 상기 도전 패턴은 상기 복수의 반도체 칩들을 전기적으로 연결하는 반도체 패키지
5	5 제 1 항에 있어서, 상기 패키지 몸체의 상기 일 면은 상기 복수의 반도체 칩들의 일 측면을 노출하는 반도체 패키지
6	6 제 1 항에 있어서, 상기 삽입 슬롯은 상기 패키지 몸체의 상기 일 면에 수직한 평면상으로 연장하는 반도체 패키지
7	7 삭제
8	8 제 5 항에 있어서, 상기 패키지 몸체의 상기 일 면 상에 제공되어 상기 삽입 슬롯을 덮는 보호 시트를 더 포함하는 반도체 패키지
9	9 제 1 항에 있어서, 상기 복수의 반도체 칩들 중 적어도 하나는 다른 크기를 갖거나 다른 기능을 하는 반도체 패키지
10	10 제 1 항에 있어서, 상기 삽입 슬롯은 상기 복수의 시트들 사이에 제공되는 반도체 패키지
11	11 제 10 항에 있어서, 상기 도전 패턴은 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하는 반도체 패키지
12	12 제 10 항에 있어서, 상기 비아는 상기 복수의 반도체 칩들을 전기적으로 연결하는 반도체 패키지
13	13 제 1 항에 있어서, 상기 복수의 시트들은 LTCC 그린 시트인 반도체 패키지
14	14 도전 패턴 및 비아가 형성된 복수의 시트들을 적층하여 패키지 몸체를 형성하는 것;상기 패키지 몸체의 일 면으로부터 연장되는 삽입 슬롯를 형성하는 것;상기 삽입 슬롯 내에 복수의 반도체 칩들을 삽입하는 것; 및상기 패키지 몸체의 상기 일 면에 대향하는 타면에 외부 연결 단자를 형성하고 상기 도전 패턴 및 상기 비아로 상기 복수의 반도체 칩을 상기 외부 연결 단자와 전기적으로 연결하는 것을 포함하고,상기 복수의 반도체칩들 각각은 상기 복수의 시트들 중 적어도 두 시트들을 관통하는 반도체 패키지 제조 방법
15	15 제 14 항에 있어서, 상기 비아는 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하도록 형성하고, 상기 도전 패턴은 상기 복수의 반도체 칩을 전기적으로 연결하도록 형성하는 반도체 패키지 제조 방법
16	16 제 15 항에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트들을 적층 후 레이저 가공하는 것 또는 상기 복수의 시트들을 각각 펀칭한 후 적층하는 것을 포함하는 반도체 패키지 제조 방법
17	17 제 16 항에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트들을 관통하여 상기 삽입 슬롯을 형성하는 것을 포함하는 반도체 패키지 제조 방법
18	18 제 14 항에 있어서, 상기 도전 패턴은 상기 외부 연결 단자에 접촉하여 상기 복수의 반도체 칩들을 상기 외부 접속 단자와 전기적으로 연결하도록 형성하고, 상기 비아는 상기 복수의 반도체 칩을 전기적으로 연결하도록 형성하는 반도체 패키지 제조 방법
19	19 제 18 항에 있어서, 상기 삽입 슬롯을 형성하는 것은 상기 복수의 시트 각각에 리세스 영역을 형성한 후 상기 복수의 시트를 적층하여 형성하는 것을 포함하는 반도체 패키지 제조 방법
20	20 제 14 항에 있어서, 상기 패키지 몸체의 상부에 상기 삽입 슬롯을 덮는 보호 시트를 형성하는 것을 더 포함하는 반도체 패키지 제조 방법

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순번	패밀리번호	국가코드	국가명	종류
1	US08304895	US	미국	FAMILY
2	US08697491	US	미국	FAMILY
3	US20110049698	US	미국	FAMILY
4	US20130040428	US	미국	FAMILY

DOCDB 패밀리 정보

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순번	패밀리번호	국가코드	국가명	종류
1	US2011049698	US	미국	DOCDBFAMILY
2	US2013040428	US	미국	DOCDBFAMILY
3	US8304895	US	미국	DOCDBFAMILY
4	US8697491	US	미국	DOCDBFAMILY

순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번	연구부처	주관기관	연구사업	연구과제
1	지식경제부	한국전자통신연구원	나노 SoC 통합기술 및 Sensor 부품 측정 표준개발	나노 SoC 통합기술 및 Sensor 부품 측정 표준개발

본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.

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특허 등록번호	10-1221869-0000

권리란

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표시번호	사항
1	출원 연월일 : 20090831 출원 번호 : 1020090081157 공고 연월일 : 20130115 공고 번호 : 특허결정(심결)연월일 : 20121228 청구범위의 항수 : 19 유별 : H01L 23/12 발명의 명칭 : 반도체 패키지 및 그 제조 방법 존속기간(예정)만료일 : 20160109

특허권자란

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순위번호	사항
1	(권리자) 한국전자통신연구원 대전광역시 유성구...

등록료란

순위번호, 사항의 정보를 제공하는 이전대상기술 뷰 페이지 등록사항 > 등록료란 표입니다.
제 1 - 3 년분	금 액	393,000 원	2013년 01월 09일	납입

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정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.

번호, 서류명, 접수/발송일자, 처리상태, 접수/발송번호의 정보를 제공하는 이전대상기술 뷰 페이지 통합행정정보 > 등록료란 표입니다.
번호	서류명	접수/발송일자	처리상태	접수/발송번호
1	[특허출원]특허출원서	2009.08.31	수리 (Accepted)	1-1-2009-0533666-57
2	의견제출통지서	2012.10.16	발송처리완료 (Completion of Transmission)	9-5-2012-0616926-32
3	[거절이유 등 통지에 따른 의견]의견(답변, 소명)서	2012.12.17	수리 (Accepted)	1-1-2012-1046797-56
4	[명세서등 보정]보정서	2012.12.17	보정승인간주 (Regarded as an acceptance of amendment)	1-1-2012-1046796-11
5	등록결정서	2012.12.28	발송처리완료 (Completion of Transmission)	9-5-2012-0797653-17
6	출원인정보변경(경정)신고서	2015.02.02	수리 (Accepted)	4-1-2015-0006137-44


과제고유번호	1415099327
세부과제번호	2009-P1-33-09I35
연구과제명	나노SoC통합기술및Sensor부품측정표준개발
성과구분	출원
부처명	지식경제부
연구관리전문기관명	지식경제부
연구주관기관명	한국전자통신연구원
성과제출연도	2009
연구기간	200901~201112
기여율	1
연구개발단계명	기초연구
6T분류명	IT(정보기술)

특허성과

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[1020090081157]	반도체 패키지 및 그 제조 방법	새창보기

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