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전계효과형 화합물반도체소자의 제조방법

  • 기술번호 : KST2015086405
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 소자의 누설전류를 감소시키고 소자의 항복전압이 개선된 고성능의 전계효과형 화합물반도체소자의 제조방법에 관한 것으로, 상기 전계효과형 화합물반도체소자의 제조방법은 기판 상에, 활성층과, 오믹층을 적층하고, 상기 오믹층 상에 제1 산화막층을 형성하는 단계와, 상기 제1 산화막층, 상기 오믹층 및 상기 활성층의 소정영역에 수직으로 메사영역을 형성하는 단계; 상기 메사영역에 질화막을 증착하여 질화막층을 형성한 후, 상기 메사영역을 평탄화하는 단계; 상기 제1 산화막층 상에 오믹 전극을 형성하는 단계와, 상기 오믹전극이 형성된 반도체 기판 상에 제2 산화막층을 형성한 후, 미세 게이트 레지스트 패턴을 형성하고, 제1산화막층, 질화막층 및 제2 산화막층의 3층 절연층을 건식 식각하여 언더컷(under-cut) 형상의 프로파일을 갖는 미세 게이트 패턴을 형성하는 단계와, 상기 미세 게이트 패턴이 형성된 반도체 기판 상에 공중합체 레지스트를 도포하여 감마형 게이트 전극의 헤드 패턴을 형성하여 게이트 리세스 영역을 형성하는 단계 및 상기 게이트 리세스 영역이 형성된 반도체 기판 상에 내열성 금속을 증착하여 감마형 게이트 전극을 형성하는 단계를 포함한다.
Int. CL H01L 29/778 (2006.01) H01L 21/336 (2006.01)
CPC
출원번호/일자 1020120075571 (2012.07.11)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2014-0010479 (2014.01.27) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.02.03)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 윤형섭 대한민국 대전 유성구
2 민병규 대한민국 대전 유성구
3 임종원 대한민국 대전 유성구
4 안호균 대한민국 대전 유성구
5 이종민 대한민국 대전광역시 유성구
6 김성일 대한민국 대전광역시 유성구
7 문재경 대한민국 대전 유성구
8 남은수 대한민국 대전 서구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2012.07.11 수리 (Accepted) 1-1-2012-0554536-50
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2013.01.23 수리 (Accepted) 1-1-2013-0064539-16
3 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2013.08.28 수리 (Accepted) 1-1-2013-0783024-35
4 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)
2014.11.18 수리 (Accepted) 1-1-2014-1111027-13
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
6 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2016.10.14 수리 (Accepted) 1-1-2016-0998376-81
7 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2017.02.03 수리 (Accepted) 1-1-2017-0115932-81
8 선행기술조사의뢰서
Request for Prior Art Search
2017.12.26 수리 (Accepted) 9-1-9999-9999999-89
9 선행기술조사보고서
Report of Prior Art Search
2017.12.29 발송처리완료 (Completion of Transmission) 9-6-2018-0006397-89
10 의견제출통지서
Notification of reason for refusal
2018.01.11 발송처리완료 (Completion of Transmission) 9-5-2018-0027937-03
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.02.05 수리 (Accepted) 1-1-2018-0126495-11
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.02.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0126496-67
13 등록결정서
Decision to grant
2018.07.17 발송처리완료 (Completion of Transmission) 9-5-2018-0482163-76
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에, 활성층과, 오믹층을 적층하고, 상기 오믹층 상에 제1 산화막층을 형성하는 단계;상기 제1 산화막층, 상기 오믹층 및 상기 활성층의 소정영역에 수직으로 메사영역을 형성하는 단계;상기 메사영역에 질화막을 증착하여 질화막층을 형성한 후, 상기 메사영역을 평탄화하는 단계;상기 제1 산화막층 상에 오믹 전극을 형성하는 단계;상기 오믹전극이 형성된 반도체 기판 상에 제2 산화막층을 형성한 후, 미세 게이트 레지스트 패턴을 형성하고, 제1 산화막층, 질화막층 및 제2 산화막층의 3층 절연층을 건식 식각하여 언더컷(under-cut) 형상의 프로파일을 갖는 미세 게이트 패턴을 형성하는 단계;상기 미세 게이트 패턴이 형성된 반도체 기판 상에 감마형 게이트 전극의 헤드 패턴을 형성하여 게이트 리세스 영역을 형성하는 단계 및상기 게이트 리세스 영역이 형성된 반도체 기판 상에 내열성 금속을 증착하여 감마형 게이트 전극을 형성하는 단계 를 포함하는 전계효과형 화합물반도체소자 제조 방법
2 2
제1항에 있어서, 상기 활성층은 버퍼층, 채널층, 스페이서층, 전자공급층, 쇼트키층, 식각 정지층을 차례로 적층하여 형성하는 것을 특징으로 하는 전계효과형 화합물반도체소자 제조 방법
3 3
제1항에 있어서, 상기 메사영역을 평탄화하는 단계는, 상기 메사영역에 SOG 박막을 도포하고 열처리하는 것을 특징으로 하는 전계효과형 화합물반도체소자 제조 방법
4 4
제1항에 있어서, 상기 오믹 전극을 형성하는 단계는, 광리소그라피방법으로 오믹패턴을 형성하는 과정,상기 오믹패턴에 따라 질화막층과 산화막층을 차례로 건식 식각하는 과정 및상기 질화막층과 산화막층이 식각된 자리에 오믹전극을 형성하는 과정을 포함하는 것을 특징으로 하는 전계효과형 화합물반도체소자 제조 방법
5 5
제1항에 있어서, 상기 미세 게이트 패턴을 형성하는 단계는, 상기 오믹전극이 형성된 반도체 기판 상에 제2 산화막층을 형성하는 과정, 제2 산화막층 상에 PMMA 박막을 도포하고 광리소그라피 방법으로 상기 미세 게이트 레지스트 패턴을 형성하는 과정, 상기 제2 산화막층을 건식식각 방법으로 언더컷(under-cut) 형상의 프로파일을 형성하는 과정 및식각정지층 상의 질화막층과 상기 제1 산화막층을 차례로 건식식각하여 미세 게이트 패턴을 형성하는 과정을 포함하는 것을 특징으로 하는 전계효과형 화합물반도체소자 제조 방법
6 6
제2항에 있어서, 상기 게이트 리세스 영역을 형성하는 단계에서, 상기 게이트 리세스 영역이 형성된 반도체 기판 상에 광 리소그라피 방법으로 감마형 게이트 전극의 헤드 패턴을 형성하는 과정과상기 오믹층과 상기 식각정지층을 차례로 습식 식각하여 언더컷 형상의 프로파일을 형성하는 과정 을 포함하는 것을 특징으로 하는 전계효과형 화합물반도체소자 제조 방법
7 7
제5항에 있어서, 감마형 게이트 전극을 형성하는 단계는,상기 내열성 금속을 한층 이상 차례로 증착하는 과정과, 리프트 오프 방법으로 상기 PMMA 박막과 상기 미세 게이트 레지스트 패턴을 제거하는 과정을 포함하는 것을 특징으로 하는 전계효과형 화합물반도체소자 제조 방법
8 8
제1항에 있어서, 상기 감마형 게이트 전극을 형성하는 단계 이후에, 상기 감마형 게이트 전극이 형성된 반도체 기판 상에 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법으로 질화막층을 증착하여 보호막을 형성하는 단계를 더 포함하는 전계효과형 화합물반도체소자 제조 방법
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1 US08841154 US 미국 FAMILY
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순번 패밀리번호 국가코드 국가명 종류
1 US2014017885 US 미국 DOCDBFAMILY
2 US8841154 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국전자통신연구원 국가플랫폼기술개발사업 무선통신 /xAN을 위한 개방형 Power Amplifier 플랫폼 기술(2차년도)