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파이프라인 아날로그 디지털 변환기

  • 기술번호 : KST2015086747
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따른 파이프라인 아날로그 디지털 변환기는 디지털 출력의 정정구간과 비정정구간을 구분하기 위한 논리회로의 복잡도를 개선하는 디지털 정정회로를 구비한다. 본 발명에 따른 파이프라인 아날로그 디지털 변환기는, 데이터 에러 정정시 이진 쉬프트시켜 논리 교정 동작을 간단하게 수행함으로써, 해상도가 증가하더라도 논리회로의 복잡도를 낮추고 구현 면적을 감소시킬 수 있다.
Int. CL H03M 1/06 (2006.01) H03M 1/12 (2006.01) H03M 1/16 (2006.01) H03M 13/00 (2006.01)
CPC H03M 1/12(2013.01) H03M 1/12(2013.01) H03M 1/12(2013.01) H03M 1/12(2013.01)
출원번호/일자 1020100125775 (2010.12.09)
출원인 한국전자통신연구원
등록번호/일자 10-1685011-0000 (2016.12.05)
공개번호/일자 10-2012-0064505 (2012.06.19) 문서열기
공고번호/일자 (20161214) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.11.09)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 남재원 대한민국 대전광역시 서구
2 전영득 대한민국 대전광역시 중구
3 조영균 대한민국 대전광역시 유성구
4 권종기 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.09 수리 (Accepted) 1-1-2010-0812866-17
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2015.01.14 수리 (Accepted) 1-1-2015-0036837-96
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
4 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2015.11.09 수리 (Accepted) 1-1-2015-1089671-68
5 의견제출통지서
Notification of reason for refusal		 2016.07.01 발송처리완료 (Completion of Transmission) 9-5-2016-0480042-34
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.09.01 수리 (Accepted) 1-1-2016-0852054-16
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.09.01 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0852056-07
8 등록결정서
Decision to grant		 2016.11.24 발송처리완료 (Completion of Transmission) 9-5-2016-0847285-74
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
직렬 연결된 복수의 변환단들을 포함하고, 상기 복수의 변환단들 각각은, 적어도 하나의 클록 신호에 응답하여 입력 전압을 B(상기 B는 자연수) 비트의 디지털 코드로 변환하고 잔류 전압을 출력하는 변환단부; 및상기 복수의 변환단들 각각으로부터 출력되는 상기 B 비트의 디지털 코드를 입력받고, 상기 입력된 B 비트의 디지털 코드를 이진 쉬프트시켜 논리 교정 동작을 수행하는 데이터 정정 회로를 포함하고,상기 복수의 변환단들 각각은,상기 적어도 하나의 클록 신호에 응답하여 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하고, 상기 입력 전압에서 상기 변환된 아날로그 신호를 뺌으로써 상기 잔류 전압을 출력하는 멀티플라잉 디지털 아날로그 변환기; 및상기 입력 전압을 상기 2B-1 비트의 디지털 코드 및 상기 B 비트의 디지털 코드로 변환하는 아날로그 디지털 서브 변환기를 포함하고,상기 멀티플라잉 디지털 아날로그 변환기는,제 1 클록 신호에 응답하여 상기 입력 전압을 표본화시키는 표본화기;제 2 클록 신호에 응답하여 상기 2B-1 비트의 디지털 코드를 아날로그 신호로 변환하는 디지털 아날로그 변환기;상기 표본화기의 출력에서 상기 디지털 아날로그 변환기의 출력 값을 빼는 뺄셈기; 및상기 제 2 클록 신호에 응답하여 상기 뺄셈기의 출력 값을 증폭하여 상기 잔류 전압을 출력하는 잔류 전압 증폭기를 포함하는 파이프라인 아날로그 디지털 변환기
2 2
삭제
3 3
삭제
4 4
제 1 항에 있어서,상기 제 1 클록 신호와 상기 제 2 클록 신호는 서로 상보적인 신호인 파이프라인 아날로그 디지털 변환기
5 5
제 4 항에 있어서,상기 멀티플라잉 디지털 아날로그 변환기는,상기 제 1 클록 신호에 응답하여 표본화 동작을 수행하고, 상기 제 2 클록 신호에 응답하여 잔류 전압 증폭 동작을 수행하고,상기 변환단부에서 연속한 변환단들 중 어느 하나가 표본화 동작을 수행하면, 다른 하나는 잔류 전압 증폭 동작을 수행하는 파이프라인 아날로그 디지털 변환기
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삭제
7 7
제 1 항에 있어서,상기 데이터 정정 회로는,상기 복수의 변환단들 각각으로부터 출력되는 상기 B 비트의 디지털 코드를 입력받아 지연하는 복수의 딜레이셀들; 및상기 복수의 변환단들 각각에 대응하는 상기 지연된 디지털 코드를 이진 쉬프트시켜 상기 논리 교정 동작을 수행하는 감가산기 블록을 포함하는 파이프라인 아날로그 디지털 변환기
8 8
제 7 항에 있어서,상기 복수의 변환단들 각각에 대응하는 상기 지연된 디지털 코드는 제 1 클록 신호에 응답하여 상기 감가산기 블록에 입력되는 파이프라인 아날로그 디지털 변환기
9 9
제 7 항에 있어서,상기 논리 교정 동작은,상기 복수의 변환단들 중 연속한 제 i(상기 i는 1보다 큰 정수) 및 제 i+1 변환단들 중에서, 상기 제 i 변환단으로부터 출력되는 제 1 디지털 코드와 상기 제 i+1 변환단으로부터 출력되는 제 2 디지털 코드에서 하나의 비트가 겹치도록 하는 파이프라인 아날로그 디지털 변환기
10 10
제 9 항에 있어서,상기 논리 교정 동작은,상기 제 i+1 변환단으로부터 출력되는 제 2 디지털 코드가 '000' 혹은 '001'일 때, 상기 제 1 디지털 코드에 1을 빼는 파이프라인 아날로그 디지털 변환기
11 11
제 9 항에 있어서,상기 논리 교정 동작은,상기 제 i+1 변환단으로부터 출력되는 제 2 디지털 코드가 '111' 혹은 '110'일 때, 상기 제 1 디지털 코드에 1을 더해주는 파이프라인 아날로그 디지털 변환기
12 12
제 9 항에 있어서,상기 논리 교정 동작은,상기 제 i+1 변환단으로부터 출력되는 제 2 디지털 코드가 '101', '100', '011', 혹은 '010'일 때, 논리 교정 동작은 상기 제 1 디지털 코드를 정정하지 않는 파이프라인 아날로그 디지털 변환기
13 13
제 9 항에 있어서,상기 감가산기 블록은,제 1 신호에 응답하여 상기 제 i 변환단의 상기 제 1 디지털 코드를 정정된 디지털 코드의 상위 비트들로 출력하고, 상기 제 i+1 변환단의 상기 제 2 디지털 코드에서 최상위 비트를 제외한 나머지 비트를 상기 정정된 디지털 코드의 하위 비트들로 출력하고;제 2 신호에 응답하여 상기 제 i 변환단의 상기 제 1 디지털 코드를 제 1 소정의 값으로 뺀 값을 상기 정정된 디지털 코드의 상위 비트들로 출력하는 감산기;제 3 신호에 응답하여 상기 제 i 변환단의 상기 제 1 디지털 코드를 제 1 소정의 값으로 더한 값을 상기 정정된 디지털 코드의 상위 비트들로 출력하는 제 1 가산기;상기 제 2 디지털 코드를 입력받아 제 2 소정의 값을 더하여 쉬프트 코드를 출력하는 제 2 가산기; 및상기 쉬프트 코드를 입력받아 상기 제 1, 제 2, 제 3 신호를 출력하는 디코더를 포함하는 파이프라인 아날로그 디지털 변환기
14 14
제 13 항에 있어서,상기 제 1 신호는 상기 쉬프트 코드의 첫번째 비트 값인 파이프라인 아날로그 디지털 변환기
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제 13 항에 있어서,상기 제 2 신호는 상기 쉬프트 코드의 첫번째 비트를 반전시킨 값과 상기 쉬프트 코드의 두번째 비트 값을 곱한 값인 파이프라인 아날로그 디지털 변환기
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제 13 항에 있어서,상기 제 3 신호는 상기 쉬프트 코드의 첫번째 비트를 반전시킨 값과 상기 제 2 디지털 코드의 두번째 비트를 반전시킨 값을 곱한 값인 파이프라인 아날로그 디지털 변환기
17 17
제 1 항에 있어서,상기 적어도 하나의 클록 신호를 생성하는 클록 신호 발생기를 더 포함하는 파이프라인 아날로그 디지털 변환기
18 18
제 1 항에 있어서,기준 전압을 생성하는 기준 전압 버퍼를 더 포함하는 파이프라인 아날로그 디지털 변환기
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1 지식경제부 한국전자통신연구원 IT성장동력기술개발 45nm급 혼성 SoC용 아날로그 회로