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바디 바이어싱을 이용한 캐스코드 전류원을 갖는 오차 증폭기

  • 기술번호 : KST2015087065
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 실시 예에 따른 오차 증폭기는 제 1 신호 및 제 2 신호간의 전압 차를 증폭하여 출력하는 증폭부, 상기 증폭부를 구동하기 위한 바이어스 전류를 제공하는 제 1 전류원, 바디 바이어싱 방식에 의한 제 1 및 제 2 바디 전압을 생성하여 상기 제 1 전류원에 제공하는 제 1 전압 발생부를 포함하되, 상기 제 1 전류원은 캐스코드 연결 구조는 갖는 제 1 및 제 2 PMOS 트랜지스터를 포함하고, 상기 제 1 및 제 2 PMOS 트랜지스터는 바디 단자를 통해 상기 제 1 및 제 2 바디 전압을 각각 공급받는다.
Int. CL H03F 1/30 (2006.01.01) H03F 3/45 (2006.01.01)
CPC
출원번호/일자 1020120139070 (2012.12.03)
출원인 한국전자통신연구원, 단국대학교 산학협력단
등록번호/일자 10-1941658-0000 (2019.01.17)
공개번호/일자 10-2014-0071102 (2014.06.11) 문서열기
공고번호/일자 (20190124) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.08.18)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 단국대학교 산학협력단 대한민국 경기도 용인시 수지구

발명자

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번호 이름 국적 주소
1 양일석 대한민국 대전 유성구
2 김종대 대한민국 대전 유성구
3 구용서 대한민국 서울 강남구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대전광역시 유성구
2 단국대학교 산학협력단 경기도 용인시 수지구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2012.12.03 수리 (Accepted) 1-1-2012-1000923-57
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.01.06 수리 (Accepted) 4-1-2014-0000870-18
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
4 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2015.04.28 수리 (Accepted) 1-1-2015-0412637-81
5 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2017.08.18 수리 (Accepted) 1-1-2017-0798965-62
6 선행기술조사의뢰서
Request for Prior Art Search
2018.03.13 수리 (Accepted) 9-1-9999-9999999-89
7 선행기술조사보고서
Report of Prior Art Search
2018.06.20 수리 (Accepted) 9-1-2018-0029377-98
8 의견제출통지서
Notification of reason for refusal
2018.07.16 발송처리완료 (Completion of Transmission) 9-5-2018-0478905-08
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2018.09.17 수리 (Accepted) 1-1-2018-0922536-55
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2018.09.17 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0922537-01
11 등록결정서
Decision to grant
2018.12.19 발송처리완료 (Completion of Transmission) 9-5-2018-0873400-63
12 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2020.02.26 수리 (Accepted) 1-1-2020-0202546-72
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.10.26 수리 (Accepted) 4-1-2020-5239146-54
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 및 제 2 입력 신호들을 수신하고, 상기 수신된 제 1 및 제 2 입력 신호들 간의 전압 차를 증폭하는 증폭부;상기 증폭부를 구동시키기 위한 제 1 및 제 2 구동 전압들을 발생하는 제 1 전압 발생부;바디 바이어싱 방식을 구현하기 위한 제 1 및 제 2 바디 전압들을 생성하고, 제 1 및 제 2 NMOS 트랜지스터들을 포함하는 제 2 전압 발생부; 상기 증폭부 및 상기 제 1 전압 발생부에 바이어스 전류를 제공하기 위한 제 1 내지 제 4 PMOS 트랜지스터들을 포함하는 캐스코드 전류원; 및상기 증폭부에서 증폭된 상기 전압 차의 신호를 출력하는 출력부를 포함하되,상기 제 1 및 제 3 PMOS 트랜지스터들의 바디 단자들은 상기 제 1 NMOS 트랜지스터의 드레인 단자 및 게이트 단자와 연결되어 상기 제 1 바디 전압을 각각 공급받고, 상기 제 2 및 제 4 PMOS 트랜지스터들의 바디 단자들은 상기 제 2 NMOS 트랜지스터의 드레인 단자 및 게이트 단자와 연결되어 상기 제 2 바디 전압을 각각 공급받는 오차 증폭기
2 2
제 1 항에 있어서,상기 제 1 및 제 2 NMOS 트랜지스터들의 소스 단자들 사이에 연결되는 저항; 및상기 저항과 연결되고, 상기 소스 단자들 간에 전압 차를 발생시키는 전류원을 더 포함하는 오차 증폭기
3 3
제 1 항에 있어서,상기 캐스코드 전류원은 상기 제 1 PMOS 트랜지스터에 응답하여 전류가 복사되는 복수의 제 1 PMOS 트랜지스터들; 및상기 제 2 PMOS 트랜지스터에 응답하여 전류가 복사되는 복수의 제 2 PMOS 트랜지스터들을 더 포함하는 오차 증폭기
4 4
제 3 항에 있어서,상기 복수의 제 1 PMOS 트랜지스터들의 바디 단자들은 상기 제 1 NMOS 트랜지스터의 게이트 단자와 각각 연결되어 상기 제 1 바디 전압을 공급받고, 그리고상기 복수의 제 2 PMOS 트랜지스터들의 바디 단자들은 상기 제 2 NMOS 트랜지스터의 게이트 단자와 각각 연결되어 상기 제 2 바디 전압을 공급받는 오차 증폭기
5 5
제 1 항에 있어서,상기 캐스코드 전류원으로부터 발생되는 상기 바이어스 전류의 크기를 결정하는 기준 전류원을 더 포함하는 오차 증폭기
6 6
제 1 항에 있어서,상기 제 1 및 제 2 PMOS 트랜지스터들에 구동 전압을 발생시키는 저항부를 더 포함하는 오차 증폭기
7 7
제 1 항에 있어서,상기 증폭부는 입력부와 출력부를 포함하고, 상기 입력부는 상기 제 1 입력 신호를 수신하는 제 5 PMOS 트랜지스터 및 상기 제 2 입력 신호를 수신하는 제 6 PMOS 트랜지스터를 포함하고, 그리고상기 출력부는 상기 제 5 및 제 6 PMOS 트랜지스터들을 통해 출력된 전압 차를 증폭하는 제 3 및 제 4 NMOS 트랜지스터들을 포함하는 오차 증폭기
8 8
제 7 항에 있어서,상기 출력부는 상기 제 3 NMOS 트랜지스터에 구동 전류를 제공하기 위한 제 5 NMOS 트랜지스터와 상기 제 4 NMOS 트랜지스터에 상기 구동 전류를 제공하기 위한 제 6 NMOS 트랜지스터를 포함하는 오차 증폭기
9 9
제 8 항에 있어서,상기 제 3 및 제 4 NMOS 트랜지스터들의 게이트 단자들은 서로 연결되어 상기 제 1 전압 발생부로부터 제공된 상기 제 1 구동 전압을 공급받고, 그리고상기 제 5 및 제 6 NMOS 트랜지스터들의 게이트 단자들은 서로 연결되어 상기 제 1 전압 발생부로부터 제공된 상기 제 2 구동 전압을 공급받는 오차 증폭기
10 10
제 9 항에 있어서,상기 제 1 전압 발생부는 상기 캐스코드 전류원으로부터 상기 바이어스 전류를 제공받아 동작하는 오차 증폭기
11 11
제 10 항에 있어서,상기 출력부는 상기 제 3 및 제 4 NMOS 트랜지스터들로부터 출력된 상기 제 1 및 2 신호들 간의 전압 차에 따라 상기 전압 차를 출력 단자를 통해 출력하는 제 7 및 제 8 PMOS 트랜지스터들을 포함하는 오차 증폭기
12 12
제 11항에 있어서,상기 제 7 및 제 8 PMOS 트랜지스터들의 게이트 단자들은 서로 연결되며, 전류 미러 형태의 구조를 갖는 오차 증폭기
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1 US2014152386 US 미국 DOCDBFAMILY
2 US8896379 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국전자통신연구원 BLDC 모터용 고전압/대전류 파워모듈 및 ESD 기술개발 산업원천기술개발사업(정보통신)