(정정) 외부로부터 입력되는 제1 벡터와 고정된 값을 갖는 제2 벡터간의 내적 연산을 수행하는 이산 여현 변환기 내의 분산 연산 장치에 있어서,

상기 제1 벡터와 제2 벡터간의 내적 연산 결과값을 저장하는 롬(ROM)을 포함하며, 상기 롬은 2N-2개(N은 상기 제1 또는 제2 벡터 개수)의 내적 연산 결과값을 저장하는 내적 연산 결과 저장부;

상기 제1 벡터 값을 이용하여 상기 내적 연산 결과 저장부에 저장되어 있는 내적 연산 결과값을 검색할 수 있는 주소로 생성하는 어드레스 발생부;

상기 생성된 주소에 저장되어 있는 내적 연산 결과값을 반대 부호의 결과값으로 반전시켜 비대칭적인 연산 결과값을 모두 포함시킬 수 있는 제어 신호를 발생하는 반전부;

특정 계수를 가산시켜 상기 제1 및 제2 벡터간에 발생하는 모든 내적 연산 결과값을 상기 롬에 포함시키는 계수 가산부; 및

상기 반전부 및 상기 계수 가산부로부터 출력되는 결과값을 다중화하여 출력시키는 분산 연산 출력부

를 포함하는 것을 특징으로 하는 분산 연산 장치

삭제

(정정) 제1 항에 있어서,

상기 롬의 면적 감소율은 상기 제1 및 제2 벡터의 개수와 반비례하는 것을 특징으로 하는 분산 연산 장치

제3 항에 있어서,

상기 제1 및 제2 벡터의 개수는 6개 이상인 것을 특징으로 하는 분산 연산 장치

제1 항에 있어서,

상기 어드레스 발생부는 소정 개수의 디코더를 포함하며, 상기 디코더의 면적은 상기 제1 및 제2 벡터의 개수에 따라 결정되는 것을 특징으로 하는 분산 연산 장치

제1 항에 있어서,

상기 반전부는 소정 개수의 XOR 게이트를 포함하며, 상기 XOR 게이트의 개수는 상기 제1 및 제2 벡터의 크기에 비례하는 것을 특징으로 하는 분산 연산 장치

제1 항에 있어서,

상기 계수 가산부는 인터버 및 다중화기를 포함하며, 상기 인버터와 상기 다중화기의 면적은 상기 제2 벡터의 워드 길이에 따라 결정되는 것을 특징으로 하는 분산 연산 장치

제1 항 또는 제7 항에 있어서,

상기 계수 가산부는 고정된 계수값을 입력값으로 갖는 전가산기를 더 포함하는 것을 특징으로 하는 분산 연산 장치

제8 항에 있어서,

상기 전가산기는 NOR 게이트, OR 게이트 및 인버터를 포함하는 것을 특징으로 하는 분산 연산 장치

제8 항에 있어서,

상기 전가산기는 NOR 게이트, AND 게이트 및 인버터를 포함하는 것을 특징으로 하는 분산 연산 장치