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반도체 장치 및 그 제조 방법

  • 기술번호 : KST2015089581
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 반도체 기판 상부에 반도체 칩을 형성하는 단계; 상기 반도체 칩 상부에 복수의 관통 구멍이 형성되어 있는 캐리어 웨이퍼를 접착하는 단계; 상기 반도체 기판을 연마하는 단계; 상기 연마된 반도체 기판의 후면에 제1 비아홀을 형성하는 단계; 상기 연마된 반도체 기판 하부 및 상기 제1 비아홀에 제1 금속막을 형성하는 단계; 및 상기 연마된 반도체 기판으로부터 상기 캐리어 웨이퍼를 제거하는 단계를 포함한다.
Int. CL H01L 23/48 (2006.01) H01L 23/34 (2006.01)
CPC
출원번호/일자 1020110075657 (2011.07.29)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2013-0013820 (2013.02.06) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.05.31)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 민병규 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2011.07.29 수리 (Accepted) 1-1-2011-0587826-13
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2013.01.23 수리 (Accepted) 1-1-2013-0064539-16
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
4 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2016.05.31 수리 (Accepted) 1-1-2016-0523472-59
5 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2016.11.09 수리 (Accepted) 1-1-2016-1094097-12
6 선행기술조사의뢰서
Request for Prior Art Search		 2017.05.12 수리 (Accepted) 9-1-9999-9999999-89
7 선행기술조사보고서
Report of Prior Art Search		 2017.07.11 수리 (Accepted) 9-1-2017-0021772-09
8 의견제출통지서
Notification of reason for refusal		 2017.11.03 발송처리완료 (Completion of Transmission) 9-5-2017-0769520-36
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.01.03 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0009336-15
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.01.03 수리 (Accepted) 1-1-2018-0009335-69
11 거절결정서
Decision to Refuse a Patent		 2018.05.10 발송처리완료 (Completion of Transmission) 9-5-2018-0319078-14
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.06.08 수리 (Accepted) 1-1-2018-0561363-30
13 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)		 2018.06.08 보정각하 (Rejection of amendment) 1-1-2018-0561364-86
14 거절결정서
Decision to Refuse a Patent		 2018.07.13 발송처리완료 (Completion of Transmission) 9-5-2018-0477261-24
15 보정각하결정서
Decision of Rejection for Amendment		 2018.07.13 발송처리완료 (Completion of Transmission) 9-5-2018-0477260-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
후면에 제1 비아홀이 형성되어 있는 반도체 기판;상기 반도체 기판 상에 형성되는 반도체 칩; 및상기 반도체 기판의 하부 및 상기 제1 비아홀에 형성되는 제1 금속막;을 포함하는 반도체 장치
2 2
제1항에 있어서, 상기 반도체 칩은,상기 반도체 기판의 상부 일측에 형성되는 반도체 소자;상기 반도체 기판의 상부 타측에 형성되는 접지 패드;상기 반도체 소자의 전극과 상기 접지 패드를 연결하는 에어 브리지 금속;상기 에어 브리지 금속을 포함하는 반도체 기판 상부에 형성되고, 상기 에어 브리지 금속이 노출되는 제2 비아홀을 포함하는 절연막; 및상기 노출된 에어 브리지 금속과 상기 절연막 상부에 형성되는 제2 금속막;을 포함하는 것을 특징으로 하는 반도체 장치
3 3
제2항에 있어서, 상기 반도체 칩은,상기 제2 금속막 상부에 접착되고, 상기 제2 금속막이 노출되는 제3 비아홀을 포함하는 지지 기판; 및상기 제3 비아홀에 형성되는 전극 패드;를 더 포함하는 것을 특징으로 하는 반도체 장치
4 4
제2항에 있어서,상기 접지 패드는 니켈(Ni)과 금(Au)이 순차적으로 적층되어 구성되는 것을 특징으로 하는 반도체 장치
5 5
제1항에 있어서,상기 제1 비아홀은 BCl3, Cl2, CH4, CHF3, CCl4 및 SF6 중 어느 하나의 반응 기체를 사용한 이온 빔 밀링(Ion Beam Milling), 반응성 이온 식각(Reactive Ion Etching: RIE) 및 유도 결합 플라즈마(Inductively Coupled Plasma: ICP) 식각 중 어느 하나의 건식 식각 방법을 통하여 형성되는 것을 특징으로 하는 반도체 장치
6 6
제1항에 있어서,상기 제1 금속막은 타이타늄(Ti) 및 금(Au)을 포함하는 시드 금속막과 상기 시드 금속막에 도금된 금으로 구성되는 것을 특징으로 하는 반도체 장치
7 7
제6항에 있어서,상기 도금된 금의 두께는 5 ~ 10 ㎛인 것을 특징으로 하는 반도체 장치
8 8
반도체 기판 상부에 반도체 칩을 형성하는 단계;상기 반도체 칩 상부에 복수의 관통 구멍이 형성되어 있는 캐리어 웨이퍼를 접착하는 단계;상기 반도체 기판을 연마하는 단계;상기 연마된 반도체 기판의 후면에 제1 비아홀을 형성하는 단계;상기 연마된 반도체 기판 하부 및 상기 제1 비아홀에 제1 금속막을 형성하는 단계; 및상기 연마된 반도체 기판으로부터 상기 캐리어 웨이퍼를 제거하는 단계;를 포함하는 반도체 장치의 제조 방법
9 9
제8항에 있어서, 상기 반도체 칩을 형성하는 단계는,반도체 기판의 상부 일측에 반도체 소자를 형성하는 단계;상기 반도체 기판의 상부 타측에 접지 패드를 형성하는 단계;상기 반도체 소자와 상기 접지 패드를 연결하는 에어 브리지 금속을 형성하는 단계;상기 에어 브리지 금속을 포함하는 반도체 기판 전면에 절연막을 형성하는 단계;상기 절연막에 상기 에어 브리지 금속이 노출되는 제2 비아홀을 형성하는 단계; 및상기 노출된 에어 브리지 금속과 상기 절연막 상부에 제2 금속막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법
10 10
제9항에 있어서, 상기 반도체 칩을 형성하는 단계는,상기 제2 금속막 상부에 지지 기판을 접착하는 단계;상기 지지 기판에 상기 제2 금속막이 노출되는 제3 비아홀을 형성하는 단계; 및상기 제3 비아홀에 전극 패드를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법
11 11
제9항에 있어서, 상기 접지 패드를 형성하는 단계에서,상기 접지 패드는 니켈(Ni)과 금(Au)을 순차적으로 적층하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법
12 12
제8항에 있어서, 상기 제1 비아홀을 형성하는 단계에서,상기 제1 비아홀은 BCl3, Cl2, CH4, CHF3, CCl4 및 SF6 중 어느 하나의 반응 기체를 사용한 이온 빔 밀링(Ion Beam Milling), 반응성 이온 식각(Reactive Ion Etching: RIE) 및 유도 결합 플라즈마(Inductively Coupled Plasma: ICP) 식각 중 어느 하나의 건식 식각 방법을 통하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법
13 13
제8항에 있어서, 상기 제1 금속막을 형성하는 단계는,타이타늄(Ti) 및 금(Au)을 순차적으로 적층하여 시드 금속막을 형성하는 단계; 및상기 시드 금속막에 금(Au)을 도금하는 단계;를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법
14 14
제13항에 있어서, 상기 금(Au)을 도금하는 단계에서,상기 도금된 금은 5 ~ 10 ㎛의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US08692371 US 미국 FAMILY
2 US20130026631 US 미국 FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 US2013026631 US 미국 DOCDBFAMILY
2 US8692371 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국전자통신연구원 국가플랫폼기술개발사업 무선통신 /xAN을 위한 개방형 Power Amplifier 플랫폼 기술(2차년도)