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하드웨어 요구사항을 확인하는 단계;상기 하드웨어 요구사항을 만족하는 라운드 처리부의 수를 설정하는 단계;AES 암호화에 필요한 라운드의 수를 확인하는 단계; 및라운드 처리부의 수보다 필요한 라운드의 수가 더 크면, 상기 라운드 처리부들 각각에서 처리하는 라운드 수를 설정하는 공유설정 단계를 포함하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 공유설정 단계에서 설정된 라운드의 수만큼을 공유하는 상기 라운드 처리부들이 파이프 라인으로 연결되고, 상기 라운드 처리부들 각각에 라운드에 대응하는 암호키를 제공하는 키 전개부로 구성된 암호화 장치를 설계하는 단계를 더 포함하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 하드웨어 요구사항은,처리속도, 구동 주파수 또는 하드웨어의 크기 중에서 적어도 하나임을 특징으로 하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부의 수를 설정하는 단계는,상기 하드웨어 요구사항이 처리속도인 경우, 상기 처리속도를 만족하면서 최대한 낮은 구동 주파수와 최대한 작은 크기의 하드웨어가 되도록 상기 라운드 처리부의 수를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부의 수를 설정하는 단계는,상기 하드웨어 요구사항이 하드웨어 크기인 경우, 상기 하드웨어 크기를 만족하면서 최대한 낮은 구동 주파수와 최대한 처리속도가 빠르도록 상기 라운드 처리부의 수를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부의 수를 설정하는 단계는,상기 하드웨어 요구사항이 구동 주파수인 경우, 상기 구동 주파수를 만족하면서 최대한 작은 크기의 하드웨어와 최대한 처리속도가 빠르도록 상기 라운드 처리부의 수를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부의 수를 설정하는 단계는,상기 하드웨어 요구사항이 처리속도와, 하드웨어의 크기인 경우, 상기 처리속도와 하드웨어의 크기를 만족하면서 최대한 낮은 구동 주파수를 가지도록 상기 라운드 처리부의 수를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부의 수를 설정하는 단계는,상기 하드웨어 요구사항이 하드웨어 크기와 구동 주파수인 경우, 상기 하드웨어 크기와 상기 구동 주파수를 만족하면서 최대한 처리속도가 빠르도록 상기 라운드 처리부의 수를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부의 수를 설정하는 단계는,상기 하드웨어 요구사항이 구동 주파수와 처리속도인 경우, 상기 구동 주파수와 상기 처리속도를 만족하면서 최대한 작은 크기의 하드웨어가 되도록 상기 라운드 처리부의 수를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부들 각각에서 처리하는 라운드 수를 설정하는 단계는,상기 라운드 처리부들 각각에서 처리하는 라운드의 수가 최소가 되도록 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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제1항에 있어서,상기 라운드 처리부들 각각에서 처리하는 라운드 수를 설정하는 단계는,초기 라운드 만을 단독으로 처리하도록 라운드 처리부를 설정하는파이프라인을 공유하는 AES 암호화 구현 방법
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하드웨어 요구사항을 확인하는 요구사항 확인부;상기 하드웨어 요구사항을 만족하는 라운드 처리부의 수를 설정하는 규모 설정부;AES 암호화에 필요한 라운드의 수를 확인하는 라운드 확인부; 및라운드 처리부의 수보다 필요한 라운드의 수가 더 크면, 상기 라운드 처리부들 각각에서 처리하는 라운드 수를 설정하는 공유 설정부를 포함하는파이프라인을 공유하는 AES 암호화 구현 장치
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제12항에 있어서,상기 공유 설정부에서 설정된 라운드의 수만큼을 공유하는 상기 라운드 처리부들이 파이프 라인으로 연결되고, 상기 라운드 처리부들 각각에 라운드에 대응하는 암호키를 제공하는 키 전개부로 구성된 암호화 장치를 설계하는 설계부를 더 포함하는파이프라인을 공유하는 AES 암호화 구현 장치
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제12항에 있어서,상기 하드웨어 요구사항은,처리속도, 구동 주파수 또는 하드웨어의 크기 중에서 적어도 하나임을 특징으로 하는파이프라인을 공유하는 AES 암호화 구현 장치
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기설정된 수의 라운드 처리를 공유하는 라운드 처리부들; 및암호키를 수신해서 각각의 라운드에 대응하는 암호키를 생성하고, 생성한 암호키를 대응하는 라운드를 처리하는 라운드 처리부에 제공하는 키 전개부를 포함하고,상기 라운드 처리부들은,각각에서 처리하는 라운드의 처리 순서에 따라 파이프 라인 구조로 연결됨을 특징으로 하는파이프라인을 공유하는 AES 암호화 장치
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제15항에 있어서,상기 라운드 처리부들 중에서 상기 파이프 라인 구조의 첫번째의 라운드 처리부는,초기 라운드 만을 처리하는파이프라인을 공유하는 AES 암호화 장치
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제16항에 있어서,상기 초기 라운드는,상기 키 전개부로부터 제공받는 생성한 암호키를 수신하는 평문 블록에 더하는 첨가 함수를 포함함을 특징으로 하는파이프라인을 공유하는 AES 암호화 장치
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제15항에 있어서,상기 라운드는,이전 라운드로부터 수신되는 데이터를 기설정된 테이블의 값으로 치환하는 치환 함수;상기 치환부에 의해 치환된 데이터를 행단위로 쉬프트 시키는 쉬프트 함수;상기 쉬프트부에 의해 쉬프트된 데이터를 매트릭스 연산을 통해 열 단위로 혼합하는 혼합 함수; 및상기 혼합부에 의해 혼합된 데이터에 상기 키 전개부로부터 제공받는 생성한 암호키를 더하는 첨가 함수를 포함함을 특징으로 하는파이프라인을 공유하는 AES 암호화 장치
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제15항에 있어서,상기 파이프 라인 구조의 마지막 라운드 처리부에서 마지막으로 처리하는 최종 라운드는,이전 라운드로부터 수신되는 데이터를 기설정된 테이블의 값으로 치환하는 치환 함수;상기 치환부에 의해 치환된 데이터를 행단위로 쉬프트 시키는 쉬프트 함수 및상기 쉬프트부에 의해 쉬프트된 데이터에 상기 키 전개부로부터 제공받는 생성한 암호키를 더하는 첨가 함수를 포함함을 특징으로 하는파이프라인을 공유하는 AES 암호화 장치
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제15항에 있어서,상기 기설정된 수의 라운드 처리를 공유하는 라운드 처리부들의 수는,처리속도, 구동 주파수 또는 하드웨어의 크기 중에서 적어도 하나를 포함하는 하드웨어 요구사항을 만족하도록 설계됨을 특징으로 하는파이프라인을 공유하는 AES 암호화 장치
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