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저전력 해쉬함수 암호화 장치

  • 기술번호 : KST2015081082
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 저전력 해쉬함수 암호화 장치에 관한 것으로, 본 발명의 저전력 해쉬함수 암호화 장치는 저전력 센서 네트워크 환경에서 해쉬함수 암호화를 저전력으로 수행할 수 있는 수단을 제공한다. 이를 위하여 본 발명의 해쉬함수 암호화 장치는 센서 네트워크용 마이크로컨트롤러와의 인터페이스를 수행하는 수단과 해쉬연산중간값과 연산 결과값을 저장하기 위한 수단과 해쉬될 데이터를 확장하는 수단과 로직연산수단과 덧셈 연산수단과 연산에 필요한 데이터패스를 선택하기 위한 수단과 연산에 필요한 상수값들을 저장하기 위한 수단과 이들을 연산수단들을 제어하는 단으로 이루어진 하드웨어를 포함한다.
Int. CL H04L 9/06 (2006.01) H04L 9/18 (2006.01) H04L 9/12 (2006.01) G06F 15/00 (2006.01)
CPC H04L 9/0643(2013.01) H04L 9/0643(2013.01)
출원번호/일자 1020050121244 (2005.12.10)
출원인 한국전자통신연구원
등록번호/일자 10-0656375-0000 (2006.12.05)
공개번호/일자
공고번호/일자 (20061211) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.12.10)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최용제 대한민국 광주 북구
2 김무섭 대한민국 대전 유성구
3 김호원 대한민국 대전 유성구
4 정교일 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)

최종권리자

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번호 이름 국적 주소
1 (주)아이언디바이스 서울특별시 강남구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.12.10 수리 (Accepted) 1-1-2005-0722956-22
2 선행기술조사의뢰서
Request for Prior Art Search		 2006.09.07 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2006.10.17 수리 (Accepted) 9-1-2006-0069707-74
4 등록결정서
Decision to grant		 2006.11.15 발송처리완료 (Completion of Transmission) 9-5-2006-0672347-12
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
저전력 해쉬함수 암호화 장치에 있어서, 마이크로컨트롤러와의 인터페이스를 위한 수단;해쉬함수 중간 연산값과 결과값 저장을 위한 제1 내지 제5 저장수단;하나의 덧셈 연산수단;해쉬함수 연산을 수행할 데이터를 확장하기 위한 연산수단;제1 및 제2 저장수단의 데이터출력을 각각 순환 쉬프트하기 위한 수단;해쉬 연산 초기값과 상수값을 저장하기 위한 주 저장수단;제2 내지 제4 저장수단의 데이터들을 로직 연산하기 위한 연산수단;연산의 데이터 패스를 선택하기 위한 입력선택수단들;이들 메모리와 연산 블록들을 제어하기 위한 제어수단을 포함하여 해쉬함수 연산을 수행함을 특징으로 하는 저전력 해쉬함수 암호화 장치
2 2
제1항에 있어서, 상기 데이터 확장 연산수단은 시스템으로 오는 입력데이터와 내부연산을 통하여 새로 생성되는 데이터를 선택하고 제어하기 위한 입력수단;데이터 저장을 위한 비트레지스터로 구성된 레지스터 파일 저장수단;레지스터 파일출력을 선택하기 위한 출력선택수단;상기 중간 연산결과를 저장하기 위한 레지스터 저장수단;상기 레지스터 저장수단의 입력을 선택하기 위한 입력 선택수단;XOR 연산을 위한 XOR 연산수단;연산된 레지스터 저장수단의 출력값을 한 비트 쉬프트시키기 위한 쉬프트연산수단; 및데이터 확장 연산수단의 출력을 선택하기 위한 출력선택수단을 포함하여, 데이터의 확장연산을 저전력으로 수행함을 특징으로 하는 암호화 장치
3 3
제2항에 있어서, 상기 데이터 확장 연산수단은 데이터저장수단을 RAM 메모리로 이용하여 저면적으로 구현됨을 특징으로 하는 암호화 장치
4 4
제1항에 있어서, 상기 로직연산수단은 제2 저장수단의 데이터를 NOT 연산하기 위한 NOT 연산수단;제2 저장수단의 데이터와 제3 저장수단의 데이터의 AND 연산을 위한 AND 연산수단;제3 저장수단의 데이터와 제4 저장수단의 데이터의 AND 연산을 위한 AND 연산수단;제4 저장수단의 데이터와 AND연산할 제2 저장수단의 데이터를 선택하기 위한 입력선택수단;상기 선택된 제2 저장수단의 데이터와 제4 저장수단의 데이터의 AND 연산을 위한 AND 연산수단;제2 저장수단의 데이터와 제3 저장수단의 데이터와 제4 저장수단의 데이터의 XOR 연산을 위한 XOR 연산수단들;상기 AND 연산된 값들을 더하기 위한 OR 연산수단들; 및상기 연산결과들의 출력을 선택하기 위한 출력선택수단으로 최적화 구현됨을 특징으로 하는 암호화 장치
5 5
제1항에 있어서, 상기 인터페이스장치는 상기 마이크로컨트롤터에 8 비트 데이터를 전송받아 32 비트로 확장하는 수신 인터페이스수단과 32 비트 출력데이터를 8 비트씩 나누어 전송하는 송신 인터페이스수단으로 구성되어 효율적인 시스템 인터페이스를 수행함을 특징으로 하는 암호화 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.