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기판 상에 배치된 캡핑층;상기 캡핑층 상에 서로 이격되어 배치된 소스 오믹 전극 및 드레인 오믹 전극;상기 소스 및 드레인 오믹 전극들을 덮도록 상기 캡핑층 상에 순차적으로 적층된 제 1 절연층 및 상기 제1 절연층과 다른 제 2 절연층;상기 제 2 절연층, 상기 제 1 절연층 및 상기 캡핑층을 관통하여 상기 소스 오믹 전극과 상기 드레인 오믹 전극 사이의 상기 기판에 연결된 다리부, 및 상기 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극;상기 Γ형 게이트 전극을 덮도록 상기 제 2 절연층 상에 배치된 제 1 평탄화층; 및상기 제 1 평탄화층, 상기 제 2 절연층 및 상기 제 1 절연층을 관통하여 상기 소스 오믹 전극 또는 상기 드레인 오믹 전극에 연결되면서, 상기 제 1 평탄화층 상으로 연장되도록 배치된 제 1 전극을 포함하되, 상기 Γ형 게이트 전극의 상기 다리부는 상기 제1 절연층에 접하는 제1 부분 및 상기 제2 절연층에 접하는 제2 부분을 포함하고, 상기 다리부의 상기 제2 부분은 상부에서 하부로 갈수록 작아지는 폭을 갖고,상기 다리부의 상기 제1 부분은 일정한 폭을 갖는 전계 효과 트랜지스터
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제 1항에 있어서,상기 캡핑층은 상기 Γ형 게이트 전극의 상기 다리부에 인접하게 배치된 언더컷 영역을 갖는 전계 효과 트랜지스터
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제 1항에 있어서,상기 캡핑층은 도핑되지 않은 갈륨 질화물을 포함하는 전계 효과 트랜지스터
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제 1항에 있어서,상기 Γ형 게이트 전극의 상기 다리부는 Y형인 전계 효과 트랜지스터
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제 1항에 있어서,상기 기판은 순차적으로 적층된 실리콘 탄화물 기판, 알루미늄 질화물 버퍼층, 도핑되지 않은 갈륨 질화물 채널층, 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층으로 구성되는 전계 효과 트랜지스터
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6
제 1항에 있어서,상기 제 1 절연층은 알루미나를 포함하고, 그리고 상기 제 2 절연층은 실리콘 질화물을 포함하는 전계 효과 트랜지스터
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제 1항에 있어서,상기 제 1 평탄화층은 벤조시클로부텐을 포함하는 전계 효과 트랜지스터
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8
제 1항에 있어서,상기 제 1 전극을 덮도록 상기 제 1 평탄화층 상에 배치된 적어도 하나의 제 2 평탄화층; 및 상기 제 2 평탄화층을 관통하여 상기 제 1 전극에 연결되면서, 상기 제 2 평탄화층으로 연장되도록 배치된 제 2 전극을 더 포함하는 전계 효과 트랜지스터
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9
제 8항에 있어서,상기 제 2 전극을 덮도록 상기 제 2 평탄화층 상에 배치된 보호층을 더 포함하는 전계 효과 트랜지스터
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기판 상에 캡핑층을 형성하는 단계;상기 캡핑층 상에 서로 이격된 소스 오믹 전극 및 드레인 오믹 전극을 형성하는 단계;상기 소스 및 드레인 전극들을 덮도록 상기 캡핑층 상에 제 1 절연층 및 제 2 절연층을 순차적으로 형성하는 단계;상기 소스 오믹 전극과 상기 드레인 오믹 전극 사이의 상기 제 2 절연층의 일부를 노출하는 제 1 개구부를 갖는 포토레지스트층 형성하는 단계;상기 포토레지스트층을 마스크로 하는 식각 공정으로 상기 제 2 절연층 및 상기 제 1 절연층의 일부들을 제거하여 제 2 개구부를 정의하는 단계;상기 포토레지스트층을 제거하는 단계;상기 제 2 개구부를 갖는 상기 제 1 및 제 2 절연층들을 마스크로 하는 식각 공정으로 상기 캡핑층의 일부를 제거하여 상기 기판의 일부를 노출하는 제 3 개구부를 정의하는 단계;상기 제 3 개구부를 통해 상기 기판에 접촉하는 다리부 및 상기 제 2 절연층 상으로 연장된 머리부로 구성된 Γ형 게이트 전극을 형성하는 단계;상기 Γ형 게이트 전극을 덮도록 상기 제 2 절연층 상에 제 1 평탄화층을 형성하는 단계; 및상기 제 1 평탄화층, 상기 제 2 절연층 및 상기 제 1 절연층을 관통하여 상기 소스 오믹 전극 또는 상기 드레인 오믹 전극에 연결되면서, 상기 제 1 평탄화층 상으로 연장되는 제 1 전극을 형성하는 단계를 포함하되,상기 제 2 개구부를 정의하는 단계는:상기 포토레지스트층을 마스크로 하는 식각 공정으로 상기 제 2 절연층 및 상기 제 1 절연층의 일부들을 제거하여 상기 제 1 개구부와 동일한 폭을 갖는 예비 제 2 개구부를 정의하는 단계; 및상기 제 2 절연층을 선택적으로 등방성 식각하여 Y형 제 2 개구부를 정의하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 캡핑층은 도핑되지 않은 갈륨 질화물로 형성되는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 제 1 절연층은 알루미나로 형성되고, 그리고 상기 제 2 절연층은 실리콘 질화물로 형성되는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 제 3 개구부를 정의하는 단계는:상기 제 2 개구부를 갖는 상기 제 1 및 제 2 절연층들을 마스크로 하는 식각 공정으로 상기 캡핑층의 일부를 제거하는 단계이되,상기 캡핑층은 상기 제 1 개구부보다 넓은 폭의 언더컷 영역을 갖는 전계 효과 트랜지스터의 제조 방법
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제 14항에 있어서,상기 Γ형 게이트 전극의 상기 다리부는 상기 제 3 개구부의 상기 캡핑층의 상기 언더컷 영역을 채우지 못하게 형성되는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 기판은 순차적으로 적층된 실리콘 탄화물 기판, 알루미늄 질화물 버퍼층, 도핑되지 않은 갈륨 질화물 채널층, 도핑되지 않은 알루미늄 갈륨 질화물 스페이서층 및 도핑되지 않은 알루미늄 갈륨 질화물 쇼트키층으로 구성되는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 제 1 평탄화층은 벤조시클로부텐으로 형성되는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 Γ형 게이트 전극을 형성하는 단계는:상기 제 2 절연층 상에 상기 제 1 내지 제 3 개구부들보다 넓은 폭을 갖는 제 4 개구부를 갖는 형상 반전용 포토레지스트층을 형성하는 단계;상기 제 3 개구부 및 상기 제 4 개구부 내에, 그리고 상기 형상 반전용 포토레지스트층 상에 도전막들을 형성하는 단계; 및상기 형상 반전용 포토레지스트층 및 상기 형상 반전용 포토레지스트층 상의 상기 도전막을 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법
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제 10항에 있어서,상기 제 1 전극을 덮도록 상기 제 1 평탄화층 상에 적어도 하나의 제 2 평탄화층을 형성하는 단계; 및상기 제 2 평탄화층을 관통하여 상기 제 1 전극에 연결되면서, 상기 제 2 평탄화층으로 연장되는 제 2 전극을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조 방법
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제 19항에 있어서,상기 제 2 전극을 덮도록 상기 제 2 평탄화층 상에 보호층을 형성하는 단계를 더 포함하는 전계 효과 트랜지스터의 제조 방법
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