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써멀 비아 구조를 이용하여 전원 및 접지 선로를 구성한 쿼드플랫 패키지

  • 기술번호 : KST2015092972
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 기술에 관한 것으로, 특히 써멀 비아 구조를 이용하여 전원 및 접지 선로를 구성한 쿼드 플랫 패키지(Quad Flat Package, QFP)에 관한 것이며,전원 및 접지 단자의 수를 최소화하여 가용한 신호 단자 수를 증가시킬 수 있는 쿼드 플랫 패키지(QFP)를 제공하는데 그 목적이 있다. 즉, 본 발명은 IC 및 MCM의 고기능화에 따른 요구(더욱 많은 수의 신호 단자의 확보)를 만족 시키는데 한계를 보이고 있는 QFP에서 20%~40%를 점하는 전원 및 접지 단자 수를 최대한 줄임으로써 가용한 신호 단자 수를 늘리고자 한다. 이를 위해 본 발명은 전원 및 접지 선로로서 QFP의 패키지의 단자를 최소한으로 제한·사용하고, 대신 써멀 비아(thermal via) 구조를 이용하여 QFP의 밑면을 통해 PCB와 연결하도록 한 QFP 구조를 제안하였다.
Int. CL H01L 23/48 (2006.01)
CPC
출원번호/일자 1019980024011 (1998.06.25)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2000-0002980 (2000.01.15) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.06.25)
심사청구항수 21

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 주철원 대한민국 대전광역시 유성구
2 이영민 대한민국 대전광역시 유성구
3 이상복 대한민국 대전광역시 유성구
4 백종태 대한민국 대전광역시 유성구
5 김보우 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 출원심사청구서
Request for Examination		 1998.06.25 수리 (Accepted) 1-1-1998-0075225-11
2 특허출원서
Patent Application		 1998.06.25 수리 (Accepted) 1-1-1998-0075223-20
3 대리인선임신고서
Notification of assignment of agent		 1998.06.25 수리 (Accepted) 1-1-1998-0075224-76
4 명세서등보정서
Amendment to Description, etc.		 1998.09.02 보정승인 (Acceptance of amendment) 1-1-1998-0075226-67
5 의견제출통지서
Notification of reason for refusal		 2000.05.17 발송처리완료 (Completion of Transmission) 9-5-2000-0109190-62
6 거절사정서
Decision to Refuse a Patent		 2000.08.17 발송처리완료 (Completion of Transmission) 9-5-2000-0202397-10
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

멀티칩모듈 기판 상부에 제공되는 전원 배선층 및 접지 배선층;

상기 멀티칩모듈 기판 및 쿼드 플랫 패키지 사이에 제공되며, 상기 전원 배선층 및 상기 접지 배선층에 전기적으로 접속된 도전성 접착층;

상기 도전성 접착층에 전기적으로 접속된 쿼드 플랫 패키지의 써멀 비아(thermal via)부;

상기 쿼드 플랫 패키지의 배면에 제공되며, 상기 쿼드 플랫 패키지의 써멀 비아부에 전기적으로 접속된 도전성 금속층; 및

코넥터부를 통해 상기 도전성 금속층과 전기적으로 접속된 인쇄회로기판의 전원 패턴 및 접지 패턴

을 포함하는 쿼드 플랫 패키지

2 2

제 1 항에 있어서,

상기 멀티칩모듈 기판이 알루미나(Al2O3), 실리콘(Si), AlN, 베릴리아(BeO) 중 어느 하나로 이루어진 쿼드 플랫 패키지

3 3

제 1 항에 있어서,

상기 멀티칩모듈 기판이 도전성 기판인 쿼드 플랫 패키지

4 4

제 2 항에 있어서,

상기 전원 배선층 및 상기 접지 배선층과 상기 도전성 접착층의 전기적 연결이 상기 멀티칩모듈 기판의 써멀 비아부를 통해 이루어진 쿼드 플랫 패키지

5 5

제 3 항에 있어서,

상기 전원 배선층 및 상기 접지 배선층과 상기 도전성 접착층의 전기적 연결이 상기 도전성 기판을 통해 이루어진 쿼드 플랫 패키지

6 6

제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 도전성 금속층이 히트 슬러그(heat slug)인 쿼드 플랫 패키지

7 7

제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

상기 쿼드 플랫 패키지가 쎄라믹 소재인 쿼드 플랫 패키지

8 8

멀티칩모듈 기판 상부에 제공되는 전원 배선층;

상기 멀티칩모듈 기판 및 쿼드 플랫 패키지 사이에 제공되며, 상기 전원 배선층에 전기적으로 접속된 도전성 접착층;

상기 도전성 접착층에 전기적으로 접속된 쿼드 플랫 패키지의 써멀 비아(thermal via)부;

상기 쿼드 플랫 패키지의 배면에 제공되며, 상기 쿼드 플랫 패키지의 써멀 비아부에 전기적으로 접속된 도전성 금속층; 및

코넥터부를 통해 상기 도전성 금속층과 전기적으로 접속된 인쇄회로기판의 전원 패턴

을 포함하는 쿼드 플랫 패키지

9 9

제 8 항에 있어서,

상기 멀티칩모듈 기판이 알루미나(Al2O3), 실리콘(Si), AlN, 베릴리아(BeO) 중 어느 하나로 이루어진 쿼드 플랫 패키지

10 10

제 8 항에 있어서,

상기 멀티칩모듈 기판이 도전성 기판인 쿼드 플랫 패키지

11 11

제 9 항에 있어서,

상기 전원 배선층과 상기 도전성 접착층의 전기적 연결이 상기 멀티칩모듈 기판의 써멀 비아부를 통해 이루어진 쿼드 플랫 패키지

12 12

제 10 항에 있어서,

상기 전원 배선층과 상기 도전성 접착층의 전기적 연결이 상기 도전성 기판을 통해 이루어진 쿼드 플랫 패키지

13 13

제 8 항 내지 제 12 항 중 어느 한 항에 있어서,

상기 도전성 금속층이 히트 슬러그(heat slug)인 쿼드 플랫 패키지

14 14

제 8 항 내지 제 12 항 중 어느 한 항에 있어서,

상기 쿼드 플랫 패키지가 쎄라믹 소재인 쿼드 플랫 패키지

15 15

멀티칩모듈 기판 상부에 제공되는 접지 배선층;

상기 멀티칩모듈 기판 및 쿼드 플랫 패키지 사이에 제공되며, 상기 접지 배선층에 전기적으로 접속된 도전성 접착층;

상기 도전성 접착층에 전기적으로 접속된 쿼드 플랫 패키지의 써멀 비아(thermal via)부;

상기 쿼드 플랫 패키지의 배면에 제공되며, 상기 쿼드 플랫 패키지의 써멀 비아부에 전기적으로 접속된 도전성 금속층; 및

코넥터부를 통해 상기 도전성 금속층과 전기적으로 접속된 인쇄회로기판의 접지 패턴

을 포함하는 쿼드 플랫 패키지

16 16

제 15 항에 있어서,

상기 멀티칩모듈 기판이 알루미나(Al2O3), 실리콘(Si), AlN, 베릴리아(BeO) 중 어느 하나로 이루어진 쿼드 플랫 패키지

17 17

제 15 항에 있어서,

상기 멀티칩모듈 기판이 도전성 기판인 쿼드 플랫 패키지

18 18

제 16 항에 있어서,

상기 접지 배선층과 상기 도전성 접착층의 전기적 연결이 상기 멀티칩모듈 기판의 써멀 비아부를 통해 이루어진 쿼드 플랫 패키지

19 19

제 17 항에 있어서,

상기 접지 배선층과 상기 도전성 접착층의 전기적 연결이 상기 도전성 기판을 통해 이루어진 쿼드 플랫 패키지

20 20

제 15 항 내지 제 19 항 중 어느 한 항에 있어서,

상기 도전성 금속층이 히트 슬러그(heat slug)인 쿼드 플랫 패키지

21 21

제 15 항 내지 제 19 항 중 어느 한 항에 있어서,

상기 쿼드 플랫 패키지가 쎄라믹 소재인 쿼드 플랫 패키지

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.