| 1 |
1
기판 상에 형성된 절연층;상기 절연층 상의 소정 영역에 형성되고, 채널 영역과 소오스/드래인 영역으로 분리되며, 상기 소오스/드래인 영역의 적어도 일부분은 소정의 금속으로 실리사이드화되어 상기 채널 영역과 쇼트키 접합이 형성되고 이를 통해 소오스 및 드래인간의 터널링 장벽이 생성되는 반도체층;상기 채널 영역 상에 순차적으로 형성된 게이트 절연막 및 게이트 전극;상기 게이트 절연막 및 게이트 전극의 양측벽에 형성된 측벽 절연막;상기 결과물의 전체 상부면에 상기 게이트 전극 및 상기 소오스/드래인 영역의 일부분이 노출되도록 형성된 층간 절연막 패턴; 및노출된 상기 게이트 전극 및 상기 소오스/드래인 전극 상에 형성된 금속배선을 포함하여 이루어진 쇼트키 장벽 관통 단전자 트랜지스터
|
| 2 |
2
제 1 항에 있어서, 상기 실리사이드화하는 금속은 어븀, 이터븀, 백금, 이리듐, 코발트, 니켈 또는 타이늄 중 적어도 어느 하나인 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터
|
| 3 |
3
제 1 항에 있어서, 상기 반도체층은 불순물의 농도가 1016/cm3가 넘지 않은 기판 또는 불순물이 함유되지 않은 진성 반도체를 사용하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터
|
| 4 |
4
제 1 항에 있어서, 상기 게이트 전극은 폴리실리콘, 알루미늄 또는 티탄(Ti) 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터
|
| 5 |
5
제 1 항에 있어서, 게이트 절연막은 실리콘 산화막, 알루미늄 산화막 또는 하프늄 산화막 중 어느 하나인 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터
|
| 6 |
6
(a) 기판 상에 절연층 및 반도체층을 순차적으로 형성하는 단계;(b) 상기 반도체층을 패터닝하여 채널 영역, 소오스/드래인 영역을 정의하는 단계;(c) 상기 채널 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;(d) 상기 게이트 절연막 및 상기 게이트 전극의 양측벽에 측벽 절연막을 형성하는 단계;(e) 상기 결과물의 전체 상부면에 소정 두께의 금속물질을 형성한 후 실리사이드화하여 소오스 및 드레인 간의 터널링 장벽을 생성하는 단계;(f) 상기 실리사이드화된 전체 구조상에 상기 게이트 전극, 상기 소오스/드래인 영역의 일부분이 노출되도록 층간 절연막 패턴을 형성하는 단계; 및(g) 노출된 상기 게이트 전극 및 상기 소오스/드래인 영역 상에 금속배선을 형성하는 단계를 포함하여 이루어진 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법
|
| 7 |
7
제 6 항에 있어서, 상기 단계(e)에서, 상기 실리사이드화하는 단계는 400℃ 내지 600℃의 온도 범위에서 열처리하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법
|
| 8 |
8
제 6 항에 있어서, 상기 단계(e)이후에, 반응되지 않은 금속물질을 제거하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법
|
| 9 |
9
제 6 항에 있어서, 상기 단계(f)이후에, 평탄화 공정 및 콘택 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법
|
| 10 |
10
제 6 항에 있어서, 상기 반도체층은 1nm 내지 20nm의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법
|
| 11 |
10
제 6 항에 있어서, 상기 반도체층은 1nm 내지 20nm의 두께로 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 단전자 트랜지스터의 제조방법
|
