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래치 및 그를 포함하는 아날로그 디지털 변환 장치

  • 기술번호 : KST2015095484
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 아날로그 디지털 변환기의 래치는 차동 아날로그 입력 신호를 증폭하여 출력하는 프리앰프의 차동 출력 신호를 차동 입력단을 통하여 수신하여 차동 출력단으로 출력한다. 이러한 래치는 기준 클럭의 제1 레벨에 응답하여 제1 전압을 출력하는 제1 트랜지스터가 형성되어 있으며, 제2 및 제3 트랜지스터가 차동 출력 신호의 전압을 각각 감지하여 턴온되어 제1 트랜지스터와 전류 경로를 형성한다. 그리고 제4 및 제5 트랜지스터가 각각 차동 출력 신호의 전류를 감지하여 차동 입력단과 차동 출력단 사이에 전류 경로를 각각 형성하며, 제6 및 제7 트랜지스터가 각각 차동 출력단의 전압에 응답하여 차동 출력단과 전압 감지부 사이의 전류 경로를 형성한다. 플래시, ADC, 래치, 차동, 전압 감지, 전류 감지
Int. CL H03M 1/12 (2006.01)
CPC H03M 1/361(2013.01) H03M 1/361(2013.01) H03M 1/361(2013.01) H03M 1/361(2013.01) H03M 1/361(2013.01) H03M 1/361(2013.01)
출원번호/일자 1020070129413 (2007.12.12)
출원인 한국전자통신연구원
등록번호/일자 10-0930728-0000 (2009.12.01)
공개번호/일자 10-2009-0062271 (2009.06.17) 문서열기
공고번호/일자 (20091209) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.12.12)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 박봉혁 대한민국 대전 유성구
2 이승식 대한민국 대전광역시 유성구
3 최상성 대한민국 대전 유성구
4 김석기 대한민국 서울 강남구
5 김윤정 대한민국 서울 노원구

대리인

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번호 이름 국적 주소
1 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 이름 국적 주소
1 대한민국(산업통상자원부장관) 세종특별자치시 한누리대
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.12.12 수리 (Accepted) 1-1-2007-0894785-24
2 선행기술조사의뢰서
Request for Prior Art Search		 2009.01.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.02.19 수리 (Accepted) 9-1-2009-0011877-38
4 의견제출통지서
Notification of reason for refusal		 2009.04.30 발송처리완료 (Completion of Transmission) 9-5-2009-0184781-59
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.06.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0395356-15
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.06.29 수리 (Accepted) 1-1-2009-0395354-13
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 등록결정서
Decision to grant		 2009.11.24 발송처리완료 (Completion of Transmission) 9-5-2009-0482054-97
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 전압을 공급하는 제1 전원에 제1단이 연결되어 있으며, 기준 클럭에 응답하여 턴온되는 제1 트랜지스터, 제1 입력단을 형성하는 제1 노드에 제어단이 연결되어 있으며, 제1단이 상기 제1 트랜지스터의 제2단에 연결되어 있는 제2 트랜지스터, 제2 입력단을 형성하는 제2 노드에 제어단이 연결되어 있으며, 제1단이 상기 제1 트랜지스터의 제2단에 연결되어 있는 제3 트랜지스터, 제1 출력단을 형성하는 제3 노드에 제어단이 연결되어 있으며, 제1단이 상기 제2 노드에 연결되어 있고 제2단이 제2 출력단을 형성하는 제4 노드에 연결되어 있는 제4 트랜지스터, 상기 제4 노드에 제어단이 연결되어 있으며, 제1단이 상기 제1 노드에 연결되어 있고 제2단이 상기 제3 노드에 연결되어 있는 제5 트랜지스터, 상기 제4 노드와 상기 제2 트랜지스터 사이에 연결되어 있으며, 제어단이 상기 제3 노드에 연결되어 있는 제6 트랜지스터, 그리고 상기 제3 노드와 상기 제3 트랜지스터 사이에 연결되어 있으며, 제어단이 상기 제4 노드에 연결되어 있는 제7 트랜지스터 를 포함하는 래치
2 2
제1항에 있어서, 상기 기준 클럭에 응답하여 턴온되며, 상기 제3 노드와 제2 전압을 공급하는 제2 전원 사이에 연결되어 있는 제8 트랜지스터, 그리고 상기 기준 클럭에 응답하여 턴온되며, 상기 제2 전원과 상기 제4 노드 사이에 연결되어 있는 제9 트랜지스터 를 더 포함하며, 상기 제8 및 제9 트랜지스터는 상기 제1 트랜지스터와 반대 타입의 트랜지스터인 래치
3 3
제2항에 있어서, 상기 제3 노드와 상기 제4 노드 사이에 연결되어 있으며, 상기 기준 클럭에 응답하여 턴온되는 제10 트랜지스터 를 더 포함하며, 상기 제10 트랜지스터는 상기 제1 트랜지스터와 반대 타입의 트랜지스터인 래치
4 4
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 제3 노드와 상기 제1 출력단 사이에 연결되어 있는 제1 인버터, 그리고 상기 제4 노드와 상기 제2 출력단 사이에 연결되어 있는 제2 인버터 를 더 포함하는 래치
5 5
제1 및 제2 기준 전압을 포함하는 차동 기준 전압을 발생시키는 기준 전압 발생부, 기준 클럭을 발생시키는 기준 클럭 발생부, 제1 및 제2 아날로그 입력 신호를 포함하는 차동 아날로그 입력 신호와 상기 차동 기준 전압의 차를 각각 증폭하여 제1 및 제2 출력 신호를 출력하는 프리앰프, 상기 기준 클럭에 동기되어 상기 제1 및 제2 출력 신호를 저장하고 저장된 제1 및 제2 출력 신호를 출력하는 래치, 그리고 상기 래치의 출력 신호를 디지털 신호로 출력하는 인코더 를 포함하며, 상기 래치는, 상기 프리앰프의 제1 출력 신호에 응답하여 턴온되는 제1 트랜지스터, 상기 프리앰프의 제2 출력 신호에 응답하여 턴온되는 제2 트랜지스터, 제1 노드의 전압을 반전하여 상기 인코더로 출력하는 제1 인버터, 제2 노드의 전압을 반전하여 상기 인코더로 출력하는 제2 인버터, 상기 제1 트랜지스터와 상기 제1 노드 사이에 연결되어 있으며, 제어단이 상기 제2 노드에 연결되어 있는 제3 트랜지스터, 상기 제2 트랜지스터와 상기 제2 노드 사이에 연결되어 있으며, 제어단이 상기 제1 노드에 연결되어 있는 제4 트랜지스터, 상기 제2 노드의 전압에 응답하여 턴온되며, 턴온 시에 상기 제2 출력 신호를 상기 제1 노드로 전달하는 제5 트랜지스터, 그리고 상기 제1 노드의 전압에 응답하여 턴온되며, 턴온 시에 상기 제1 출력 신호를 상기 제2 노드로 전달하는 제6 트랜지스터를 포함하는 아날로그 디지털 변환기
6 6
제5항에 있어서, 상기 제1 출력 신호는 상기 제2 출력 신호의 반전된 신호인 아날로그 디지털 변환기
7 7
제5항에 있어서, 상기 래치는, 상기 기준 클럭에 응답하여 턴온되어 제1 전압을 공급하는 제1 전원을 상기 제1 트랜지스터 또는 상기 제2 트랜지스터와 전기적으로 연결시키는 제7 트랜지스터 를 더 포함하는 아날로그 디지털 변환기
8 8
제7항에 있어서, 상기 제1 노드와 상기 제2 노드 사이에 직렬로 연결되어 있으며, 상기 기준 클럭에 응답하여 턴온되어 상기 제1 및 제2 노드의 전압을 제2 전압으로 등가시키는 제8 및 제9 트랜지스터 를 더 포함하며, 상기 제8 및 제9 트랜지스터는 상기 제7 트랜지스터와 반대 타입인 아날로그 디지털 변환기
9 9
제5항에 있어서, 상기 래치의 출력 신호로부터 버블 에러를 제거하여 상기 인코더로 출력하는 버블 에러 제거부 를 더 포함하는 아날로그 디지털 변환기
10 10
차동 아날로그 입력 신호를 증폭하여 출력하는 프리앰프의 차동 출력 신호를 차동 입력단을 통하여 수신하여 차동 출력단으로 출력하는 래치에 있어서, 상기 차동 출력 신호의 전류를 감지하여 상기 차동 입력단과 상기 차동 출력단 사이에 전류 경로를 형성하는 전류 감지부, 기준 클럭의 제1 레벨에 응답하여 제1 전압을 출력하는 제1 트랜지스터, 상기 차동 출력 신호의 전압을 감지하여 상기 제1 트랜지스터와 전류 경로를 형성하는 전압 감지부, 그리고 상기 차동 출력단의 전압에 응답하여 상기 차동 출력단과 상기 전압 감지부 사이의 전류 경로를 형성하는 제2 및 제3 트랜지스터 를 포함하는 래치
11 11
제10항에 있어서, 제2 전압을 공급하는 제2 전원에 연결되어 있으며, 상기 기준 클럭의 제2 레벨에 응답하여 상기 차동 출력단의 전압을 상기 제1 전압과 상기 제2 전압 사이의 전압으로 설정하는 등화기 를 더 포함하는 래치
12 12
제10항 또는 제11항에 있어서, 상기 차동 출력단의 전압을 각각 반전하여 출력하는 제1 및 제2 인버터 를 더 포함하는 래치
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 정보통신부 및 정보통신연구진흥원 한국전자통신연구원 IT성장동력기술개발 초고속 멀티미디어 전송 UWB 솔루션 개발