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반도체 소자의 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015097117
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되, 상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성됨으로써, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대전압한계값을 증가시켜 스위치 장치의 파워수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.반도체 소자, 삽입 손실, 게이트 전극, 저손실 스위치, 고속 스위치
Int. CL H01L 29/80 (2006.01)
CPC H01L 29/7783(2013.01) H01L 29/7783(2013.01) H01L 29/7783(2013.01) H01L 29/7783(2013.01)
출원번호/일자 1020050061301 (2005.07.07)
출원인 한국전자통신연구원
등록번호/일자 10-0616311-0000 (2006.08.21)
공개번호/일자 10-2006-0067127 (2006.06.19) 문서열기
공고번호/일자 (20060828) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 대한민국  |   1020040105769   |   2004.12.14
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2005.07.07)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 문재경 대한민국 대전 유성구
2 지홍구 대한민국 대전 서구
3 안호균 대한민국 대전 유성구
4 김해천 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2005.07.07 수리 (Accepted) 1-1-2005-0368550-95
2 선행기술조사의뢰서
Request for Prior Art Search		 2006.07.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2006.08.11 수리 (Accepted) 9-1-2006-0051485-67
4 등록결정서
Decision to grant		 2006.08.18 발송처리완료 (Completion of Transmission) 9-5-2006-0476107-18
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판;상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극; 및상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극이 포함되되,상기 게이트 전극과 상기 소오스 전극 및 상기 드레인 전극간에는 절연막에 의해 전기적으로 절연되며, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩되어 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터
2 2
제 1 항에 있어서, 상기 게이트 전극의 상부가 상기 소오스 전극과 소정부분 중첩되도록 'ㄱ'자 형상을 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터
3 3
제 1 항에 있어서, 상기 게이트 전극의 상부가 상기 드레인 전극과 소정부분 중첩되도록 감마(Γ) 형상을 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터
4 4
제 1 항에 있어서, 상기 게이트 전극의 상부가 상기 소오스 전극 및 상기 드레인 전극과 각각 소정부분 중첩되도록 'Ｔ'자 형상을 가지는 것을 특징으로 하는 반도체 소자의 트랜지스터
5 5
제 1 항에 있어서, 상기 완충층은,상기 반절연 기판의 상부에 형성되며, 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층; 및상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 형성된 AlGaAs 버퍼층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
6 6
제 1 항에 있어서, 상기 제1 전도층은,상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 제1 스페이서;상기 제1 스페이서의 상부에 비도핑 InGaAs로 형성된 채널층; 및상기 채널층의 상부에 비도핑 AlGaAs로 형성된 제2 스페이서를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
7 7
제 1 항에 있어서, 상기 제2 전도층은,상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 형성된 쇼트키 콘택층; 및상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 형성된 캡층을 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터
8 8
(a) 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층을 순차적으로 적층하는 단계;(b) 상기 제2 전도층 상에 금속 박막을 형성하여 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 오믹 접촉을 형성하기 위한 소오스 전극 및 드레인 전극을 형성하는 단계;(c) 상기 제2 전도층의 일부분을 소정 깊이로 식각하는 단계; 및(d) 상기 결과물의 전체 상부면에 식각된 상기 제2 전도층의 소정영역이 노출되도록 제1 절연막을 형성하는 단계;(e) 노출된 상기 제2 전도층 상에 게이트 전극을 형성하되, 상기 게이트 전극의 상부를 상기 소오스 전극 및 상기 드레인 전극 중 적어도 하나에 소정부분 중첩하게 형성하는 단계; 및(f) 상기 결과물의 전체 상부면에 제2 절연막을 형성한 후, 상기 소오스 및 드레인 전극의 소정영역이 노출되도록 상기 제1 및 제2 절연막을 제거하고, 노출된 상기 소오스 및 드레인 전극 상에 소정의 금속패턴을 형성하는 단계를 포함하여 이루어진 반도체 소자의 트랜지스터 제조방법
9 9
제 8 항에 있어서, 상기 단계(a)에서 상기 완충층은,상기 반절연 기판의 상부에 에피택셜 성장 시 누설전류를 방지하기 위한 AlGaAs/GaAs 초격자 버퍼층을 형성하는 단계; 및상기 AlGaAs/GaAs 초격자 버퍼층의 상부에 비도핑 AlGaAs로 AlGaAs 버퍼층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
10 10
제 8 항에 있어서, 상기 단계(a)에서 상기 제1 전도층은, 상기 제1 실리콘 도핑층의 상부에 비도핑 AlGaAs로 제1 스페이서를 형성하는 단계와, 상기 제1 스페이서의 상부에 비도핑 InGaAs로 채널층을 형성하는 단계와, 상기 채널층의 상부에 비도핑 AlGaAs로 제2 스페이서를 형성하는 단계를 포함하며,상기 제2 전도층은, 상기 제2 실리콘 도핑층의 상부에 비도핑 AlGaAs로 쇼트키 콘택층을 형성하는 단계와, 상기 쇼트키 콘택층의 상부에 비도핑 GaAs로 캡층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법
11 11
제 8 항에 있어서, 상기 단계(e)에서, 상기 게이트 전극의 상부를 상기 소오스 전극과 소정부분 중첩하도록 'ㄱ'자 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법
12 12
제 8 항에 있어서, 상기 단계(e)에서, 상기 게이트 전극의 상부를 상기 드레인 전극과 소정부분 중첩하도록 감마(Γ) 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법
13 13
제 8 항에 있어서, 상기 단계(e)에서, 상기 게이트 전극의 상부를 상기 소오스 전극 및 상기 드레인 전극과 각각 소정부분 중첩하도록 'Ｔ'자 형상으로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법
14 14
제 8 항에 있어서, 상기 제2 실리콘 도핑층은 상기 제1 실리콘 도핑층보다 4배 이상의 도핑농도로 형성됨을 특징으로 하는 반도체 소자의 트랜지스터의 제조방법
15 15
제 14 항에 있어서, 상기 제1 실리콘 도핑층의 도핑 농도는 0
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1 JP18173571 JP 일본 FAMILY
2 US07893462 US 미국 FAMILY
3 US08697507 US 미국 FAMILY
4 US20060124963 US 미국 FAMILY
5 US20110143507 US 미국 FAMILY

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1 JP2006173571 JP 일본 DOCDBFAMILY
2 US2006124963 US 미국 DOCDBFAMILY
3 US7893462 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.