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모듈러 곱셈장치

  • 기술번호 : KST2015097232
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 정보 보호 기술을 구현하는 데 사용되는 암호화 칩의 핵심 부품인 모듈러 곱셈기(Modular Multiplier)에 관한 것이다.본 발명은 몽고메리 알고리즘을 바탕으로하여 각 워드 연산자들에 대해 잉여 이진(Redundant Binary) 연산과 파이프라인 연산이 가능하도록 설계하였기 때문에 고속의 연산 수행 능력을 나타낸다. 특히, 같은 모듈러스(Modulus)에 대해 반복적인 곱셈 연산을 수행하는 RSA(Rivest Shamir Adleman) 암호 알고리즘 구현의 경우에는 모듈러 연산을 시프트 연산으로 가능하게 하는 몽고메리 알고리즘에서의 연산 변환 작업이 반복 곱셈 연산에서의 처음과 끝에서만 필요하기 때문에 몽고메리 알고리즘이 다른 알고리즘에 비해 하드웨어 구현 알고리즘으로 매우 적합하다.또한, RB-NB(Redundant Binary - Normal Binary) 변환이 앞에서 언급한 것과 마찬가지로 반복 곱셈 연산의 처음과 끝에서만 행해주고 중간의 연산들은 RB 곱셈기로 이를 처리해 주면 일반 보통의 NB 곱셈기로 구현한 것 보다 훨씬 빠른 속도의 전체 모듈러 곱셈을 수행할 수 있다. 여기에 각 연산자의 워드 단위에 대한 데이터 상관관계(Data Dependency)를 고려하여 파이프라인 연산을 가능하도록 하드웨어를 설계하였기에 고속 연산 처리가 가능하다.
Int. CL G06F 7/44 (2006.01)
CPC G06F 7/722(2013.01) G06F 7/722(2013.01)
출원번호/일자 1019980020592 (1998.06.03)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2000-0000770 (2000.01.15) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1998.06.03)
심사청구항수 2

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 서정욱 대한민국 대전광역시 유성구
2 한경남 대한민국 대전광역시 유성구
3 이광현 대한민국 대전광역시 유성구
4 윤의식 대한민국 대전광역시 유성구
5 김경수 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1998.06.03 수리 (Accepted) 1-1-1998-0064955-75
2 특허출원서
Patent Application		 1998.06.03 수리 (Accepted) 1-1-1998-0064954-29
3 출원심사청구서
Request for Examination		 1998.06.03 수리 (Accepted) 1-1-1998-0064956-10
4 의견제출통지서
Notification of reason for refusal		 2000.08.31 발송처리완료 (Completion of Transmission) 9-5-2000-0221602-87
5 거절사정서
Decision to Refuse a Patent		 2000.11.24 발송처리완료 (Completion of Transmission) 9-5-2000-0300861-71
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

모듈러 곱셈의 내부값을 저장하기 위한 어레이 저장기와,

상기 어레이 저장기의 승수값을 저장하기 위한 승수 레지스터와,

상기 어레이 저장기의 피승수값을 저장하거나 모듈러값을 저장하기 위한 피승수/모듈러값 레지스터와,

상기 어레이 저장기로부터 역수를 구하기 위한 역계산기와,

파이프라인 곱셈기와,

상기 파이프라인 곱셈기의 출력을 순환시키기 위한 파이프라인 순환기와,

상기 역계산기의 출력과 상기 파이프라인 곱셉기의 출력에 대하여 직렬 곱셈을 수행하는 직렬 곱셈기와,

상기 직렬 곱셈기로 부터 출력되는 몫을 처리하기 위한 몫처리기와,

상기 파이프라인 순환기의 출력에 따라 상기 몫처리기의 출력과 상기 승수레지스터의 출력을 선택하는 2:1 다중화기와,

상기 파이프라인 순환기의 출력에 따라 상기 2:1 다중화기의 출력 및 상기 피승수/모듈러값 레지스터의 출력에 대해 병렬 곱셈을 수행하는 상기 파이프라인 곱셈기의 출력을 보상하여 상기 어레이 저장기로 입력시키기 위한 보상기를 포함하여 구성된 것을 특징으로 하는 모듈러 곱셈장치

2 2

제 1 항에 있어서, 상기 파이프라인 곱셈 수단은 64비트 피승수값을 저장하는 피승수 레지스터와,

64비트 승수값을 저장하는 승수 레지스터와,

상기 피승수 레지스터의 출력값과 상기 승수 레지스터의 출력값으로 부터 16개의 부분적을 생성하는 68비트 부분적 생성기와,

상기 68비트 부분적 생성기의 16개의 하위 68비트 부분적을 각각 더한 후 그 결과를 저장하기 위한 제 1 내지 제 8 72비트 덧셈/레지스터와,

상기 제 1 내지 제 8 72비트 덧셈/레지스터의 출력을 각각 더한 후 그 결과를 저장하는 제 1 내지 제 4 80비트 덧셈/레지스터와,

상기 제 1 내지 제 4 80비트 덧셈/레지스터의 출력을 각각 더한 후 그 결과를 저장하는 제 1 및 제 2 96비트 덧셈/레지스터와,

상기 제 1 및 제 2 96비트 덧셈/레지스터의 출력을 더한 후 그 결과를 저장하는 128비트 덧셈/레지스터와,

상기 64비트 부분적 생성기의 상위 64비트를 순차적으로 저장하기 위한 제 1 내지 제 4 64비트 레지스터와,

P의 값을 저장기 위한 제 5 64비트 레지스터와,

상기 제 4 및 제 5 64비트 레지스터의 출력을 더한 후 저장하기 위한 64비트 덧셈/레지스터와,

상기 64비트 덧셈/레지스터의 출력과 상기 128비트 덧셈/레지스터의 상위 64비트 출력값을 더한 후 저장하기 위한 제1 65비트 덧셈/레지스터와,

상기 제1 65비트 덧셈/레지스터의 출력과 상기 128비트 덧셈/레지스터의 하위 64비트 출력값을 더한 후 저장하기 위한 제 2 65비트 덧셈/레지스터를 포함하여 구성된 것을 특징으로 하는 모듈러 곱셈장치

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.