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정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득증폭기

  • 기술번호 : KST2015097674
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기에 관한 것으로, 입력신호를 샘플링하는 제 1 클럭 동안 입력단에 입력 캐패시터가 연결되도록 하여, 상기 입력 캐패시터에 의해 증폭기 출력단을 0이 아닌 예상 출력전압값으로 미리 리셋함으로써, 증폭모드시 증폭기의 출력단이 원하는 값으로 정착하기 위하여 조금만 움직여도 되므로, 슬루잉 시간을 감소시킬 수 있으며, 이에 따라 전체 정착시간 및 전력소모를 최소화할 수 있는 것을 특징으로 한다. 스위치드-캐패시터, 2단 증폭기, 아날로그 프런트-엔드, AFE, 정착시간, settling time
Int. CL H03G 3/20 (2006.01)
CPC
출원번호/일자 1020070100004 (2007.10.04)
출원인 한국전자통신연구원
등록번호/일자 10-0937437-0000 (2010.01.11)
공개번호/일자 10-2009-0034645 (2009.04.08) 문서열기
공고번호/일자 (20100119) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.10.04)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 전영득 대한민국 대전 중구
2 조영균 대한민국 대전 서구
3 김귀동 대한민국 대전 대덕구
4 권종기 대한민국 대전 서구
5 김종대 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.10.04 수리 (Accepted) 1-1-2007-0714462-16
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.05.02 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.06.10 수리 (Accepted) 9-1-2008-0034514-29
4 의견제출통지서
Notification of reason for refusal		 2009.07.13 발송처리완료 (Completion of Transmission) 9-5-2009-0291964-95
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.09.14 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0563212-91
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.09.14 수리 (Accepted) 1-1-2009-0563198-38
8 등록결정서
Decision to grant		 2010.01.06 발송처리완료 (Completion of Transmission) 9-5-2010-0006532-92
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
입력단으로부터 입력전압이 인가되는 제 1 스위치; 제 1 클럭에서 상기 입력전압을 저장하는 샘플링 캐패시터; 상기 제 1 클럭과 비중첩되는 제 2 클럭에서 상기 샘플링 캐패시터에 저장된 입력전압을 증폭하여 출력하는 N단(N은 2이상의 정수) 증폭기; 상기 N단 증폭기에 공통모드전압을 인가하기 위한 제 2, 3 스위치; 상기 N단 증폭기의 입력과 출력 사이에 연결되는 피드백 캐패시터; 일측이 상기 입력단에 연결되는 입력 캐패시터; 상기 제 1 클럭에서 상기 입력 캐패시터의 타측이 상기 N단 증폭기의 제 N-1 증폭기와 제 N 증폭기 사이에 연결되도록 하는 제 4 스위치; 및 상기 제 2 클럭에서 상기 N단 증폭기의 제 N-1 증폭기와 제 N 증폭기가 서로 연결되도록 하는 제 5 스위치를 포함하는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기
2 2
제 1항에 있어서, 상기 N단 증폭기의 제 N-1, 제 N 증폭기 사이와 접지 사이에 기생 캐패시터가 연결되는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기
3 3
제 1항 또는 제 2항에 있어서, 상기 제 1 클럭에서, 상기 N단 증폭기의 출력전압은, 상기 입력 캐패시터에 의해 상기 입력전압에 따른 예상 출력전압값으로 리셋되는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기
4 4
제 3항에 있어서, 상기 입력전압에 따른 예상 출력전압값(VOUT)은, (여기에서, -A2는 상기 N단 증폭기의 제 N 증폭기의 이득값, VT2는 상기 N단 증폭기의 제 N 증폭기의 입력노드에서의 전압, VIN은 입력전압, CI는 입력 캐패시터값, CP는 기생 캐패시터값을 각각 나타냄) 인 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기
5 5
제 1항에 있어서, 상기 N단 증폭기의 주파수 보상을 위한 밀러 캐패시터; 및 상기 제 2 클럭에서 상기 밀러 캐패시터가 상기 N단 증폭기의 제 N 증폭기의 입력과 출력 사이에 연결되도록 하는 제 6 스위치를 더 포함하는 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기
6 6
제 1항에 있어서, 상기 입력단과 상기 입력 캐패시터 사이에 -1 이득을 갖는 증폭기가 연결된 것을 특징으로 하는 정착시간 최소화를 위한 스위치드-캐패시터 구조의 이득 증폭기
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2 US7683706 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 정보통신부 한국전자통신연구원 IT신성장동력핵심기술개발사업 유비쿼터스 단말용 부품 모듈