컨트롤 단자(1)에 입력단자가 연결되는 인버터(3)와, 하나의 입력단자는 컨트롤단자(1)에 연결되고 다른 하나의 입력단자는 데이타 단자(2)에 연결되는 낸드로직(4)과, 하나의 입력단자는 데이타단자(2)에 연결되고 다른 하나의 입력단자는 인버터(3)의 출력단자에 연결되는 노어 로직(5)과, 게이트 단자가 낸드로직(4)의 출력단자에 연결되고 소오스 단자가 전원(8)에 연결되며 드레인 단자가 회로의 출력단(10)에 연결되는 P형 트랜지스터(6) 및, 게이트 단자가 노어 로직(5)의 출력단자에 연결되고 드레인이 P형 트랜지스터(6)의 드레인단자에 연결되며 소오스가 접지(9)와 연결되는 N형 트랜지스터(7)를 포함하는 3-상태 출력 버퍼 회로에 있어서, 상기 노어로직(5)의 출력단자와 N형 트랜지스터(11)의 소오스 및 접지에 연결되고, 출력 데이타가 하이 레벨인 상태에서 상기 입력 데이타가 로우 레벨로 천이될때, 출력 데이타가 하이레벨에서 로우레벨로 천이되는 시간을 지연시키는 지연 수단을 포함하는 것을 특징으로 하는 3-상태 출력 버퍼회로

제1항에 있어서, 상기 지연수단은 상기 N형 트랜지스터(7)의 소오스 단자와 접지(9) 사이에 드레인과 소오스 단자가 각각 연결되고 게이트 단자가 상기 노어 로직(5)의 출력단에 연결되는 N형 트랜지스터(11)와, 상기 N형 트랜지스터(11)의 게이트 단자와 상기 접지(9) 사이에 연결되는 커패시터(12)를 3-상태 출력 버퍼 회로