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1
서로 직렬 연결된 제1 래딕스 프로세서들을 포함하는 제1 래딕스 체인;서로 직렬 연결된 제2 래딕스 프로세서들을 포함하고, 상기 제1 래딕스 체인과 직렬 연결되는 제2 래딕스 체인;상기 제1 래딕스 체인으로 입력되는 시퀀스에 대한 인덱스 매핑을 수행하는 입력 버퍼; 및상기 제1 및 제2 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 최종 FFT 출력을 생성하는 출력 버퍼를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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2
청구항 1에 있어서,상기 제1 래딕스 및 제2 래딕스는 모두 소수(prime number)인 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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| 3 |
3
청구항 2에 있어서,상기 제1 래딕스 체인 및 상기 제2 래딕스 체인은 트위들 펙터 곱셈 없이 직렬 연결되는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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4
청구항 3에 있어서,상기 제1 래딕스 체인은각각 상기 제1 래딕스 프로세서들에 상응하는 제1 버퍼들, 상기 제1 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 제1 상수 곱셈기들(trivial multipliers) 및 상기 제1 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제1 멀티플렉서를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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5
청구항 4에 있어서,상기 제2 래딕스 체인은각각 상기 제2 래딕스 프로세서들에 상응하는 제2 버퍼들, 상기 제2 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 제2 상수 곱셈기들(trivial multipliers) 및 상기 제2 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제2 멀티플렉서를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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6
청구항 5에 있어서,상기 혼합 기수 파이프라인 FFT 프로세서는 서로 직렬 연결된 제3 래딕스 프로세서들을 포함하고, 상기 제2 래딕스 체인과 직렬 연결되는 제3 래딕스 체인을 더 포함하고,상기 제3 래딕스도 소수이며,상기 출력 버퍼는 상기 제1, 제2 및 제3 래딕스 체인 중 어느 하나 이상의 출력을 이용하여 생성된 시퀀스에 대한 인덱스 매핑을 수행하여 상기 최종 FFT 출력을 생성하고,상기 제3 래딕스 체인은 상기 제2 래딕스 체인과 트위들 팩터 곱셈 없이 직렬 연결되는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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7
청구항 6에 있어서,상기 제3 래딕스 체인은각각 상기 제3 래딕스 프로세서들에 상응하는 제3 버퍼들, 상기 제3 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 하나 이상의 제3 상수 곱셈기(trivial multiplier) 및 상기 제3 래딕스 프로세서들 중 적어도 하나 이상의 출력을 먹싱하는 제3 멀티플렉서를 포함하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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8
청구항 7에 있어서,상기 제1, 제2 및 제3 래딕스 체인은각각 상기 제1 버퍼들, 제2 버퍼들 및 제3 버퍼들에 상응하는 지연시간을 제어하여 다양한 FFT 길이를 지원하는 것을 특징으로 하는 혼합 기수 파이프라인 FFT 프로세서
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9
각각, 동일한 래딕스에 상응하는 래딕스 프로세서들을 이용하여 수행되는 래딕스 프로세싱들을 수행하는 단계; 및둘 이상의 상기 래딕스 프로세싱들에 대한 파이프라인 방식 동작을 통해 FFT 출력을 생성하는 단계를 포함하는 것을 특징으로 하는 FFT 프로세싱 방법
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10
청구항 9에 있어서,상기 래딕스 프로세서들은 직렬 연결되고, 상기 래딕스는 소수인 것을 특징으로 하는 FFT 프로세싱 방법
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11
청구항 10에 있어서,상기 래딕스 프로세싱들을 수행하는 단계는상수 곱셈기(trivial multiplier)를 이용하여 상기 래딕스 프로세서들 사이에서 트위들 펙터 곱셈연산을 수행하는 단계를 포함하는 것을 특징으로 하는 FFT 프로세싱 방법
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12
청구항 11에 있어서,상기 파이프라인 방식 동작은트위들 펙터 곱셈 없이 수행되는 것을 특징으로 하는 FFT 프로세싱 방법
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