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복수의 지연 소자들을 이용하는 버니어 시간 디지털 변환기에 있어서,직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로;상기 제1 지연 신호들 중 하나 또는 그 이상을 상기 제1 지연 회로에 대한 입력 신호로 제공하는 입력 선택부;직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로; 및상기 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력하는 인코더를 포함하고,상기 제1 지연 회로의 시간 지연 단수와 상기 제2 지연 회로의 시간 지연 단수가 상이한 경우, 상기 제1 지연 신호가 상기 입력 선택부로 귀환 입력되는 위치는 상기 제2 지연 회로의 시간 지연 단수에 대응하여 변경되며, 상기 제1 지연 회로의 입력 선택부와 동일한 크기 또는 동일한 부하를 가지는 소자가 상기 제2 지연 회로의 동일 위치에 연결되는 것을 특징으로 하는 시간 디지털 변환기
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제1항에 있어서, 상기 제1 지연 회로는상기 복수의 제1 지연 소자들을 이용해 기준 신호의 주파수를 증폭시켜 출력하는 주파수 체배 기능을 갖는 시간 디지털 변환기
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제2항에 있어서, 상기 제1 지연 회로는상기 복수의 제1 지연 신호들 중 어느 하나를 상기 주파수 체배 기능에 따른 출력으로 이용하는 시간 디지털 변환기
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제3항에 있어서, 상기 제1 지연 회로는상기 복수의 제1 지연 신호들 중 하나 또는 그 이상의 신호를 상기 주파수 체배 기능에 따른 출력으로 이용하는 시간 디지털 변환기
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제3항에 있어서, 상기 제1 지연 회로는상기 복수의 제1 지연 신호들 중 상기 복수의 제1 지연 소자들을 모두 통과한 신호 또는 상기 제1 지연 소자들 각각의 출력 신호들 중 하나 또는 그 이상을 상기 주파수 체배 기능에 따른 출력으로 이용하는 시간 디지털 변환기
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제2항에 있어서, 상기 입력 선택부는상기 주파수 증폭된 기준 신호를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 시간 디지털 변환기
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7
제2항에 있어서, 상기 입력 선택부는상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 상기 제1 지연 회로에 대한 입력 신호로 제공하는 시간 디지털 변환기
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제7항에 있어서, 상기 입력 선택부는상기 기준 신호와 상기 주파수 증폭된 기준 신호를 입력받아, 상기 입력된 두 신호들 중 어느 하나를 출력하는 먹스(MUX)를 포함하는 시간 디지털 변환기
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제8항에 있어서, 상기 먹스는입력되는 선택 신호(SEL)에 따라 상기 상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 출력하는 시간 디지털 변환기
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복수의 지연 소자들을 이용하는 버니어 시간 디지털 변환기에 있어서,직렬 연결된 복수의 제1 지연 소자들을 이용하여, 입력되는 제1 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들을 출력하는 제1 지연 회로;상기 제1 지연 신호들 중 하나 또는 그 이상을 상기 제1 지연 회로에 대한 입력 신호로 제공하는 제1 먹스;직렬 연결된 복수의 제2 지연 소자들을 이용하여, 입력되는 제2 신호에 대해 서로 다른 지연 시간을 가지는 복수의 제2 지연 신호들을 출력하는 제2 지연 회로;상기 제1 먹스의 연결 위치와 대응되도록 상기 제2 지연 회로에 연결되는 제2 먹스; 및상기 제1, 2 지연 회로들로부터 각각 입력되는 상기 제1, 2 지연 신호들을 이용하여, 상기 제1, 2 신호간 시간 차에 해당하는 디지털 신호를 출력하는 인코더를 포함하고,상기 제1 지연 회로의 시간 지연 단수와 상기 제2 지연 회로의 시간 지연 단수가 상이한 경우, 상기 제1 지연 신호가 상기 제1 먹스로 귀환 입력되는 위치는 상기 제2 지연 회로의 시간 지연 단수에 대응하여 변경되며, 상기 제1 지연 회로의 상기 제1 먹스와 동일한 크기 또는 동일한 부하를 가지는 상기 제2 먹스가 상기 제2 지연 회로의 상기 제1 먹스와 동일 위치에 연결되는 것을 특징으로 하는 시간 디지털 변환기
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삭제
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삭제
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제1항 내지 제10항 중 어느 한 항에 기재된 시간 디지털 변환기를 포함하는 통신 장치
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직렬 연결된 복수의 지연 소자들을 각각 구비하는 제1, 2 지연회로들을 이용해 입력 신호간 시간 차에 해당하는 디지털 신호를 출력하는 버니어 시간 디지털 변환기를 제어하는 방법에 있어서,입력 선택부가 상기 제1 지연 회로로부터 출력되는 서로 다른 지연 시간을 가지는 복수의 제1 지연 신호들 중 하나 또는 그 이상을 선택하는 단계; 및상기 선택된 제1 지연 신호를 상기 제1 지연 회로에 대한 입력 신호로 귀환 입력하는 단계를 포함하고,상기 제1 지연 회로의 시간 지연 단수와 상기 제2 지연 회로의 시간 지연 단수가 상이한 경우, 상기 제1 지연 신호가 상기 입력 선택부로 귀환 입력되는 위치는 상기 제2 지연 회로의 시간 지연 단수에 대응하여 변경되며, 상기 제1 지연 회로의 입력 선택부와 동일한 크기 또는 동일한 부하를 가지는 소자가 상기 제2 지연 회로의 동일 위치에 연결되는 것을 특징으로 하는 시간 디지털 변환기 제어 방법
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제14항에 있어서,상기 복수의 제1 지연 소자들을 이용해 기준 신호의 주파수를 증폭시켜 출력하는 단계를 더 포함하는 시간 디지털 변환기 제어 방법
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제15항에 있어서, 상기 선택 단계는상기 기준 신호와 상기 주파수 증폭된 기준 신호 중 어느 하나를 상기 제1 지연 회로에 대한 입력 신호로 선택하는 시간 디지털 변환기 제어 방법
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