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기준 클록에 응답하여, 입력 신호를 기준 데이터로 변환하도록 구성되는 기준 ADC(Analog-to-Digital Converter);메인 클록을 상이한 지연 시간들만큼 지연시켜, 상이한 타이밍들을 제공하는 복수의 변환 클록을 각각 출력하도록 구성되는 복수의 지연 회로;상기 복수의 변환 클록에 각각 응답하여, 상기 입력 신호를 복수의 출력 데이터로 각각 변환하도록 구성되는 복수의 서브 ADC;상기 기준 데이터와 상기 복수의 출력 데이터 각각 사이의 차이를 계산하도록 구성되는 감산기; 및상기 차이, 및 상기 복수의 출력 데이터 중 상기 차이에 대응하는 출력 데이터에 기초하여, 지연 보정 값들을 생성하도록 구성되는 에지 검출기를 포함하되,상기 복수의 서브 ADC 중 상기 대응하는 출력 데이터를 출력한 서브 ADC와 관련되는 변환 클록의 타이밍이 조절되도록, 상기 복수의 지연 회로 중 상기 관련되는 변환 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 조절되는 전자 회로
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제 1 항에 있어서,상기 복수의 변환 클록은, 상기 입력 신호가 상기 상이한 타이밍들 각각에서 연속하여 샘플링되도록, 시간-인터리빙(Time-interleaved)하는 전자 회로
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제 1 항에 있어서,상기 기준 클록의 주기는 상기 복수의 변환 클록 각각의 주기보다 길고,상기 기준 클록의 타이밍은 상기 기준 클록의 상기 주기마다 다른 변환 클록의 타이밍에 대응하는 전자 회로
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제 1 항에 있어서,상기 복수의 출력 데이터 중 상기 차이를 계산하는 데에 이용되는 출력 데이터는 상기 감산기가 상기 차이를 계산할 때마다 상기 복수의 출력 데이터 중에서 변경되는 전자 회로
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5
제 1 항에 있어서,상기 관련되는 변환 클록을 출력한 상기 지연 회로의 상기 지연 시간이 상기 지연 보정 값들에 기초하여 증가하는 경우, 상기 관련되는 변환 클록의 상기 타이밍이 늦춰지고,상기 관련되는 변환 클록을 출력한 상기 지연 회로의 상기 지연 시간이 상기 지연 보정 값들에 기초하여 감소하는 경우, 상기 관련되는 변환 클록의 상기 타이밍이 앞당겨지는 전자 회로
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6
제 1 항에 있어서,상기 감산기는 상기 기준 데이터 및 상기 복수의 출력 데이터 각각의 복수의 비트 전체에 대해 감산 연산을 수행하여 상기 차이를 계산하는 전자 회로
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7
제 1 항에 있어서,상기 에지 검출기는 상기 차이에 대응하는 상기 출력 데이터의 MSB에 기초하여 상기 지연 보정 값들을 생성하는 전자 회로
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8
제 1 항에 있어서,상기 에지 검출기로부터 출력되는 상기 지연 보정 값들을 누적시켜 최종 보정 값을 생성하도록 구성되는 어큐뮬레이터를 더 포함하되,상기 관련되는 변환 클록을 출력한 상기 지연 회로의 상기 지연 시간은 상기 최종 보정 값에 기초하여 증가하거나 감소하는 전자 회로
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9
제 8 항에 있어서,상기 어큐뮬레이터는, 기준 시간 동안 또는 기준 개수의 지연 보정 값들이 누적될 때까지, 상기 에지 검출기로부터 출력되는 상기 지연 보정 값들을 누적시키도록 더 구성되는 전자 회로
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10
기준 클록에 응답하여, 입력 신호를 기준 데이터로 변환하도록 구성되는 기준 ADC(Analog-to-Digital Converter); 및상이한 타이밍들을 제공하는 복수의 변환 클록에 각각 응답하여, 상기 입력 신호를 복수의 출력 데이터로 각각 변환하도록 구성되는 복수의 서브 ADC를 포함하되,상기 기준 데이터와 상기 복수의 출력 데이터 각각 사이의 차이, 및 상기 복수의 출력 데이터 중 상기 차이에 대응하는 출력 데이터에 기초하여, 상기 복수의 변환 클록 중 상기 대응하는 출력 데이터와 관련되는 변환 클록의 타이밍이 조절되는 전자 회로
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11
제 10 항에 있어서,상기 차이의 값의 변경을 상기 대응하는 출력 데이터의 값과 조합하여 지연 보정 값을 생성하도록 구성되는 에지 검출기를 더 포함하되,상기 관련되는 변환 클록의 상기 타이밍은 상기 지연 보정 값에 기초하여 조절되는 전자 회로
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제 11 항에 있어서,상기 대응하는 출력 데이터가 제 1 논리 값에 대응하는 동안 상기 차이의 상기 값이 상기 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 경우, 상기 관련되는 변환 클록의 상기 타이밍은 상기 지연 보정 값에 기초하여 늦춰지는 전자 회로
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13
제 11 항에 있어서,상기 대응하는 출력 데이터가 제 1 논리 값에 대응하는 동안 상기 차이의 상기 값이 제 2 논리 값으로부터 상기 제 1 논리 값으로 변경되는 경우, 상기 관련되는 변환 클록의 상기 타이밍은 상기 지연 보정 값에 기초하여 앞당겨지는 전자 회로
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14
제 10 항에 있어서,상기 기준 데이터와 상기 복수의 출력 데이터 모두 사이의 차이들이 계산되고,상기 복수의 출력 데이터와 각각 관련되는 상기 복수의 변환 클록의 상기 상이한 타이밍들이 상기 차이들에 각각 기초하여 조절되는 전자 회로
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15
제 14 항에 있어서,상기 복수의 변환 클록의 상기 상이한 타이밍들이 조절됨에 따라, 상기 복수의 변환 클록의 상기 상이한 타이밍들 사이의 간격들이 균일해지는 전자 회로
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16
상이한 지연 시간들에 따라, 상이한 타이밍들을 제공하는 복수의 클록을 각각 출력하도록 구성되는 복수의 지연 회로;기준 데이터와, 상기 복수의 클록에 각각 응답하여 생성되는 복수의 출력 데이터 각각 사이의 차이를 계산하도록 구성되는 감산기; 및상기 복수의 출력 데이터 중 상기 차이에 대응하는 출력 데이터의 값이 유지되는 동안 상기 차이의 값이 변경되는 경우, 상기 복수의 클록 중 상기 대응하는 출력 데이터와 관련되는 클록의 타이밍이 조절되도록, 상기 대응하는 출력 데이터 및 상기 차이의 상기 값의 변경에 기초하여 지연 보정 값들을 생성하도록 구성되는 에지 검출기를 포함하는 전자 회로
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17
제 16 항에 있어서,상기 복수의 지연 회로 중 상기 관련되는 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 조절되는 전자 회로
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18
제 16 항에 있어서,상기 대응하는 출력 데이터의 상기 값이 제 1 논리 값으로 유지되는 동안 상기 차이의 상기 값이 상기 제 1 논리 값으로부터 제 2 논리 값으로 변경되는 경우, 상기 복수의 지연 회로 중 상기 관련되는 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 증가하는 전자 회로
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19
제 16 항에 있어서,상기 대응하는 출력 데이터의 상기 값이 제 1 논리 값으로 유지되는 동안 상기 차이의 상기 값이 제 2 논리 값으로부터 상기 제 1 논리 값으로 변경되는 경우, 상기 복수의 지연 회로 중 상기 관련되는 클록을 출력한 지연 회로의 지연 시간이 상기 지연 보정 값들에 기초하여 감소하는 전자 회로
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제 16 항에 있어서,상기 복수의 지연 회로의 상기 상이한 지연 시간들은 상기 지연 보정 값들에 기초하여 독립적으로 조절되는 전자 회로
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