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타겟 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 수신하여 상기 메모리 설정 정보 및 상기 알고리즘 정보를 기반으로 라이브러리 정보를 구성하는 라이브러리 구성부; 및
상기 라이브러리 구성부로부터 상기 라이브러리 정보를 로딩(loading)하여 프로그래머블 메모리 자체 테스트 회로(PMBIST IP, Programmable Memory Built-In Self Test IP)를 생성하는 PMBIST 생성부
를 포함하고,
상기 프로그래머블 메모리 자체 테스트 회로는,
상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트(instruction set)를 저장하는 인스트럭션 저장부;
사용자로부터 메모리 자체 테스트를 위한 상기 알고리즘에 대응하는 알고리즘 선택 신호를 수신하고, 상기 프로그래머블 메모리 자체 테스트 회로의 동작을 제어하는 메모리 자체 테스트 제어부;
상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하기 위하여 상기 인스트럭션 저장부를 제어하는 인스트럭션 카운터부; 및
상기 인스트럭션 저장부로부터 상기 명령어를 독출하여 디코딩하는 인스트럭션 디코더
를 포함하는 프로그래머블 메모리 자체 테스트 회로 생성기
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삭제
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제1항에 있어서,
상기 프로그래머블 메모리 자체 테스트 회로는,
상기 메모리 자체 테스트를 위한 상기 테스트 패턴 데이터가 인가될 상기 타겟 메모리의 메모리 주소를 생성하는 주소 생성부;
상기 테스트 패턴 데이터를 생성하는 데이터 생성부;
상기 타겟 메모리를 제어하기 위한 메모리 제어 신호를 생성하는 제어 신호 생성부; 및
상기 메모리 자체 테스트의 결과 정보로부터 상기 타겟 메모리의 고장여부를 판별하는 반응 분석부
를 더 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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4
제1항에 있어서,
상기 메모리 설정 정보는
상기 타겟 메모리에 대한 입출력 포트 정보, 입출력 포트의 활성화 상태 정보, 메모리 크기 정보, 읽기/쓰기 시의 타이밍 정보, 또는 상기 메모리 자체 테스트를 위한 메모리 모델 개수 정보를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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5
제1항에 있어서,
상기 라이브러리 정보는
상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 컨트롤 신호 정보, 또는 상기 프로그래머블 메모리 자체 테스트 회로에 대한 구조 정보를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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6
제1항에 있어서,
상기 프로그래머블 메모리 자체 테스트 회로는 베릴로그-에이치디엘 코드(Verilog-HDL code) 기반의 시스템 온 칩(SoC)에 내장가능한 파일인 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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7
제3항에 있어서,
상기 인스트럭션 세트는
명령어 주소의 증감 정보, 상기 알고리즘의 시퀀스 주소에 대한 증감 정보, 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 상기 타겟 메모리에 대해 수행되는 읽기/쓰기 동작 수행 정보, 및 상기 메모리 주소의 카운팅을 위한 카운터에 대한 카운터 정보를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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제3항에 있어서,
상기 주소 생성부는
상기 메모리 주소를 순차적으로 증감하는 제1 루프 시퀀스(loop sequence)에 기반하여 상기 메모리 주소를 카운팅하는 제1 카운터부, 및 제2 루프 시퀀스에 기반하여 상기 메모리 주소를 카운팅하는 제2 카운터부 - 상기 제2 루프 시퀀스는 제1 루프 시퀀스에 종속됨 - 를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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제3항에 있어서,
상기 반응 분석부는 상기 테스트 패턴 데이터에 대응하는 결과 정보 및 상기 타겟 메모리로부터 독출된 결과 정보를 비교하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기
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타겟 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 포함하는 라이브러리 정보로부터 메모리 자체 테스트 회로 생성기를 통하여 생성된 프로그래머블 메모리 자체 테스트 회로에 있어서,
상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트를 저장하는 인스트럭션 저장부;
사용자로부터 메모리 자체 테스트를 위한 상기 알고리즘에 대응하는 알고리즘 선택 신호를 수신하고, 상기 프로그래머블 메모리 자체 테스트 회로의 동작을 제어하는 메모리 자체 테스트 제어부;
상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하기 위해 상기 인스트럭션 저장부를 제어하는 인스트럭션 카운터부;
상기 인스트럭션 저장부로부터 상기 명령어를 독출하여 디코딩하는 인스트럭션 디코더;
상기 메모리 자체 테스트를 위한 상기 테스트 패턴 데이터가 인가될 상기 타겟 메모리의 메모리 주소를 생성하는 주소 생성부;
상기 테스트 패턴 데이터를 생성하는 데이터 생성부;
상기 타겟 메모리를 제어하기 위한 메모리 제어 신호를 생성하는 제어 신호 생성부; 및
상기 메모리 자체 테스트의 결과 정보로부터 상기 타겟 메모리의 고장여부를 판별하는 반응 분석부
를 포함하는 프로그래머블 메모리 자체 테스트 회로
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삭제
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메모리 자체 테스트를 위한 타겟 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 수신하는 단계;
상기 메모리 설정 정보 및 상기 알고리즘 정보를 기반으로 라이브러리 정보를 구성하는 단계; 및
상기 라이브러리 정보를 로딩하여 프로그래머블 메모리 자체 테스트 회로를 생성 및 출력하는 단계
포함하고,
상기 프로그래머블 메모리 자체 테스트 회로는,
상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트를 저장하고,
사용자로부터 메모리 자체 테스트를 위한 상기 알고리즘에 대응하는 알고리즘 선택 신호를 수신하며,
상기 프로그래머블 메모리 자체 테스트 회로의 동작을 제어하고,
상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하기 위하여 상기 프로그래머블 메모리 자체 테스트 회로를 제어하고,
상기 저장된 인스트럭션 세트로부터 상기 명령어를 독출하여 디코딩하는 프로그래머블 메모리 자체 테스트 회로 생성 방법
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제12항에 있어서,
상기 메모리 설정 정보는
상기 타겟 메모리의 입출력 포트 정보, 상기 입출력 포트의 활성화 상태 정보, 메모리 크기 정보, 읽기/쓰기 시의 타이밍 정보, 또는 상기 메모리 자체 테스트를 위한 메모리 모델 개수 정보를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성 방법
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제12항에 있어서,
상기 라이브러리 정보는
상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 컨트롤 신호 정보, 또는 상기 프로그래머블 메모리 자체 테스트 회로에 대한 구조 정보를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성 방법
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제12항에 있어서,
상기 프로그래머블 메모리 자체 테스트 회로는 베릴로그-에이치디엘 코드(Verilog-HDL code) 기반의 시스템 온 칩(SoC)에 내장가능한 파일인 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성 방법
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제12항에 있어서,
상기 인스트럭션 세트는
명령어 주소의 증감 정보, 상기 알고리즘의 시퀀스 주소에 대한 증감 정보, 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 상기 타겟 메모리에 대해 수행되는 읽기/쓰기 동작 수행 정보, 및 상기 타겟 메모리의 메모리 주소의 카운팅을 위한 카운터에 대한 카운터 정보를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성 방법
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제12항 내지 제16항 중 어느 한 항의 방법을 수행하는 프로그램을 기록한 컴퓨터 판독 가능 기록 매체
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