요약 | 본 발명의 실시 예에 따른 프로그래머블 메모리 자체 테스트 회로 생성기는 이중 포트 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 수신하여 상기 메모리 설정 정보 및 상기 알고리즘 정보를 기반으로 라이브러리 정보를 구성하는 라이브러리 구성부, 및 상기 라이브러리 구성부로부터 상기 라이브러리 정보를 로딩(loading)하여 프로그래머블 메모리 자체 테스트 회로를 생성하는 프로그래머블 메모리 자체 테스트 회로 생성부를 포함한다. 본 발명의 실시 예에 따른 상기 프로그래머블 메모리 자체 테스트 회로는 상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트를 저장하고, 상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하되, 상기 인스트럭션 세트는 명령어 주소의 증감 정보, 상기 알고리즘의 시퀀스 주소에 대한 증감 정보, 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 상기 이중 포트 메모리에 대해 수행되는 읽기/쓰기 동작 수행 정보, 상기 이중 포트 메모리 주소의 카운팅을 위한 카운터에 대한 카운터 정보, 및 상기 이중 포트 메모리의 두 개의 포트 중 하나의 포트를 결정하는 포트 선택 정보를 포함한다. |
---|---|
Int. CL | G11C 7/10 (2006.01) G11C 29/00 (2006.01) |
CPC | G11C 29/1201(2013.01) G11C 29/1201(2013.01) G11C 29/1201(2013.01) G11C 29/1201(2013.01) G11C 29/1201(2013.01) |
출원번호/일자 | 1020090069399 (2009.07.29) |
출원인 | 연세대학교 산학협력단 |
등록번호/일자 | 10-1060243-0000 (2011.08.23) |
공개번호/일자 | 10-2011-0011922 (2011.02.09) 문서열기 |
공고번호/일자 | (20110829) 문서열기 |
국제출원번호/일자 | |
국제공개번호/일자 | |
우선권정보 | |
법적상태 | 소멸 |
심사진행상태 | 수리 |
심판사항 | |
구분 | 신규 |
원출원번호/일자 | |
관련 출원번호 | |
심사청구여부/일자 | Y (2009.07.29) |
심사청구항수 | 17 |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 연세대학교 산학협력단 | 대한민국 | 서울특별시 서대문구 |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 강성호 | 대한민국 | 서울특별시 종로구 |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 오세준 | 대한민국 | 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려) |
2 | 권혁수 | 대한민국 | 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소) |
3 | 송윤호 | 대한민국 | 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소) |
번호 | 이름 | 국적 | 주소 |
---|---|---|---|
1 | 연세대학교 산학협력단 | 대한민국 | 서울특별시 서대문구 |
번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
---|---|---|---|---|
1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2009.07.29 | 수리 (Accepted) | 1-1-2009-0465303-71 |
2 | 의견제출통지서 Notification of reason for refusal |
2011.01.10 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0017013-00 |
3 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2011.03.04 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-0156659-08 |
4 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2011.03.04 | 수리 (Accepted) | 1-1-2011-0156658-52 |
5 | 등록결정서 Decision to grant |
2011.08.08 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0444491-04 |
6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.12.15 | 수리 (Accepted) | 4-1-2011-5252006-10 |
7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.04.24 | 수리 (Accepted) | 4-1-2013-5062749-37 |
8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.06.24 | 수리 (Accepted) | 4-1-2013-5088566-87 |
9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.09.25 | 수리 (Accepted) | 4-1-2014-5114224-78 |
번호 | 청구항 |
---|---|
1 |
1 이중 포트 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 수신하여 상기 메모리 설정 정보 및 상기 알고리즘 정보를 기반으로 라이브러리 정보를 구성하는 라이브러리 구성부; 및 상기 라이브러리 구성부로부터 상기 라이브러리 정보를 로딩(loading)하여 프로그래머블 메모리 자체 테스트 회로를 생성하는 프로그래머블 메모리 자체 테스트 회로 생성부를 포함하고, 상기 프로그래머블 메모리 자체 테스트 회로는 상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트를 저장하고, 상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하되, 상기 인스트럭션 세트는 마치(March) 기반 또는 비선형 마치(non-linear March) 기반의 알고리즘을 이용하여 메모리 자체 테스트를 수행하는 상기 이중 포트 메모리의 두 개의 포트 중 하나의 포트를 결정하는 포트 선택 정보 및 상기 이중 포트 메모리의 두 개의 포트를 결정하여 메모리 자체 테스트를 수행하도록 하는 포트 선택 정보를 포함하며, 상기 이중 포트 메모리의 두 개의 포트를 결정하여 메모리 자체 테스트를 수행하는 경우는, 상기 이중 포트 메모리의 두 개의 포트가 동시에 읽기(read) 동작을 하는 경우 및 하나의 포트는 읽기(read) 동작을, 동시에 다른 하나의 포트는 쓰기(write) 동작을 수행하는 경우 모두 메모리 자체 테스트가 가능한 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
2 |
2 제 1 항에 있어서, 상기 인스트럭션 세트는 명령어 주소의 증감 정보, 상기 알고리즘의 시퀀스 주소에 대한 증감 정보, 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 상기 이중 포트 메모리에 대해 수행되는 읽기/쓰기 동작 수행 정보, 및 상기 이중 포트 메모리 주소의 카운팅을 위한 카운터에 대한 카운터 정보를 더 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
3 |
3 제 1 항에 있어서, 상기 프로그래머블 메모리 자체 테스트 회로는, 상기 인스트럭션 세트를 저장하는 인스트럭션 저장부; 사용자로부터 메모리 자체 테스트를 위한 상기 알고리즘에 대응하는 알고리즘 선택 신호를 수신하고, 상기 프로그래머블 메모리 자체 테스트 회로의 동작을 제어하는 메모리 자체 테스트 제어부; 상기 테스트 패턴 데이터를 생성하기 위하여 상기 인스트럭션 저장부를 제어하는 인스트럭션 카운터부; 및 상기 인스트럭션 저장부로부터 상기 명령어를 독출하여 디코딩하는 인스트럭션 디코더를 포함하는 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
4 |
4 제 3 항에 있어서, 상기 프로그래머블 메모리 자체 테스트 회로는, 상기 메모리 자체 테스트를 위한 상기 테스트 패턴 데이터가 인가될 상기 이중 포트 메모리의 메모리 주소를 생성하는 주소 생성부; 상기 테스트 패턴 데이터를 생성하는 데이터 생성부; 상기 이중 포트 메모리를 제어하기 위한 메모리 제어 신호를 생성하는 제어 신호 생성부; 및 상기 메모리 자체 테스트의 결과 정보로부터 상기 이중 포트 메모리의 고장여부를 판별하는 반응 분석부를 더 포함하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
5 |
5 제 1 항에 있어서, 상기 메모리 설정 정보는 상기 이중 포트 메모리에 대한 입출력 포트 정보, 입출력 포트의 활성화 상태 정보, 메모리 크기 정보, 읽기/쓰기 시의 타이밍 정보, 또는 상기 메모리 자체 테스트를 위한 메모리 모델 개수 정보를 포함하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
6 |
6 제 1 항에 있어서, 상기 라이브러리 정보는 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 컨트롤 신호 정보, 또는 상기 프로그래머블 메모리 자체 테스트 회로에 대한 구조 정보를 포함하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
7 |
7 제 1 항에 있어서, 상기 프로그래머블 메모리 자체 테스트 회로는 베릴로그-에이치디엘 코드(Verilog-HDL code) 기반의 시스템 온 칩(SoC)에 내장가능한 파일인 프로그래머블 메모리 자체 테스트 회로 생성기 |
8 |
8 제 4 항에 있어서, 상기 반응 분석부는 상기 테스트 패턴 데이터에 대응하는 결과 정보 및 상기 이중 포트 메모리로부터 독출된 결과 정보를 비교하는 프로그래머블 메모리 자체 테스트 회로 생성기 |
9 |
9 이중 포트 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 포함하는 라이브러리 정보로부터 메모리 자체 테스트 회로 생성기를 통하여 생성된 프로그래머블 메모리 자체 테스트 회로에 있어서, 상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트를 저장하는 인스트럭션 저장부; 사용자로부터 메모리 자체 테스트를 위한 상기 알고리즘에 대응하는 알고리즘 선택 신호를 수신하고, 상기 프로그래머블 메모리 자체 테스트 회로의 동작을 제어하는 메모리 자체 테스트 제어부; 상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하기 위해 상기 인스트럭션 저장부를 제어하는 인스트럭션 카운터부; 및 상기 인스트럭션 저장부로부터 상기 명령어를 독출하여 디코딩하는 인스트럭션 디코더를 포함하되, 상기 인스트럭션 세트는 마치(March) 기반 또는 비선형 마치(non-linear March) 기반의 알고리즘을 이용하여 메모리 자체 테스트를 수행하는 상기 이중 포트 메모리의 두 개의 포트 중 하나의 포트를 결정하는 포트 선택 정보 및 상기 이중 포트 메모리의 두 개의 포트를 결정하여 메모리 자체 테스트를 수행하도록 하는 포트 선택 정보를 포함하며, 상기 이중 포트 메모리의 두 개의 포트를 결정하여 메모리 자체 테스트를 수행하는 경우는, 상기 이중 포트 메모리의 두 개의 포트가 동시에 읽기(read) 동작을 하는 경우 및 하나의 포트는 읽기(read) 동작을, 동시에 다른 하나의 포트는 쓰기(write) 동작을 수행하는 경우 모두 메모리 자체 테스트가 가능한 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 |
10 |
10 제 9 항에 있어서, 상기 인스트럭션 세트는 명령어 주소의 증감 정보, 상기 알고리즘의 시퀀스 주소에 대한 증감 정보, 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 상기 이중 포트 메모리에 대해 수행되는 읽기/쓰기 동작 수행 정보, 상기 이중 포트 메모리 주소의 카운팅을 위한 카운터에 대한 카운터 정보를 더 포함하는 프로그래머블 메모리 자체 테스트 회로 |
11 |
11 제 9 항에 있어서, 상기 프로그래머블 메모리 자체 테스트 회로는, 상기 메모리 자체 테스트를 위한 상기 테스트 패턴 데이터가 인가될 상기 이중 포트 메모리의 메모리 주소를 생성하는 주소 생성부; 상기 테스트 패턴 데이터를 생성하는 데이터 생성부; 상기 이중 포트 메모리를 제어하기 위한 메모리 제어 신호를 생성하는 제어신호 생성부; 및 상기 메모리 자체 테스트의 결과 정보로부터 상기 이중 포트 메모리의 고장 여부를 판별하는 반응 분석부를 더 포함하는 프로그래머블 메모리 자체 테스트 회로 |
12 |
12 메모리 자체 테스트를 위한 이중 포트 메모리에 대한 메모리 설정 정보 및 알고리즘에 대한 알고리즘 정보를 수신하는 단계; 상기 메모리 설정 정보 및 상기 알고리즘 정보를 기반으로 라이브러리 정보를 구성하는 단계; 및 상기 라이브러리 정보를 로딩하여 프로그래머블 메모리 자체 테스트 회로를 생성 및 출력하는 단계를 포함하되, 상기 프로그래머블 메모리 자체 테스트 회로는 상기 알고리즘을 구현하기 위한 명령어에 대한 인스트럭션 세트를 저장하고, 상기 저장된 인스트럭션 세트로부터 테스트 패턴 데이터를 생성하고, 상기 인스트럭션 세트는 마치(March) 기반 또는 비선형 마치(non-linear March) 기반의 알고리즘을 이용하여 메모리 자체 테스트를 수행하는 상기 이중 포트 메모리의 두 개의 포트 중 하나의 포트를 결정하는 포트 선택 정보 및 상기 이중 포트 메모리의 두 개의 포트를 결정하여 메모리 자체 테스트를 수행하도록 하는 포트 선택 정보를 포함하며, 상기 이중 포트 메모리의 두 개의 포트를 결정하여 메모리 자체 테스트를 수행하는 경우는, 상기 이중 포트 메모리의 두 개의 포트가 동시에 읽기(read) 동작을 하는 경우 및 하나의 포트는 읽기(read) 동작을, 동시에 다른 하나의 포트는 쓰기(write) 동작을 수행하는 경우 모두 메모리 자체 테스트가 가능한 것을 특징으로 하는 프로그래머블 메모리 자체 테스트 회로 생성 방법 |
13 |
13 제 12 항에 있어서, 상기 인스트럭션 세트는 명령어 주소의 증감 정보, 상기 알고리즘의 시퀀스 주소에 대한 증감 정보, 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 상기 이중 포트 메모리에 대해 수행되는 읽기/쓰기 동작 수행 정보, 상기 이중 포트 메모리의 메모리 주소의 카운팅을 위한 카운터에 대한 카운터 정보를 더 포함하는 프로그래머블 메모리 자체 테스트 회로 생성 방법 |
14 |
14 제 12 항에 있어서, 상기 메모리 설정 정보는 상기 이중 포트 메모리의 입출력 포트 정보, 상기 입출력 포트의 활성화 상태 정보, 메모리 크기 정보, 읽기/쓰기 시의 타이밍 정보, 또는 상기 메모리 자체 테스트를 위한 메모리 모델 개수 정보를 포함하는 프로그래머블 메모리 자체 테스트 회로 생성 방법 |
15 |
15 제 12 항에 있어서, 상기 라이브러리 정보는 상기 테스트 패턴 데이터에 대한 백그라운드 데이터 정보, 컨트롤 신호 정보, 또는 상기 프로그래머블 메모리 자체 테스트 회로에 대한 구조 정보를 포함하는 프로그래머블 메모리 자체 테스트 회로 생성 방법 |
16 |
16 제 12 항에 있어서, 상기 프로그래머블 메모리 자체 테스트 회로는 베릴로그-에이치디엘 코드(Verilog-HDL code) 기반의 시스템 온 칩(SoC)에 내장가능한 파일인 프로그래머블 메모리 자체 테스트 회로 생성 방법 |
17 |
17 제 12항 내지 제 16항 중 어느 한 항의 방법을 수행하는 프로그램을 기록한 컴퓨터 판독 가능 기록 매체 |
지정국 정보가 없습니다 |
---|
패밀리정보가 없습니다 |
---|
순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
---|---|---|---|---|
1 | 지식경제부 | 연세대학교 산학협력단 | 시스템집적반도체기술개발 | 고성능 고신뢰성 SoC를 위한 핵심요소 IP개발 |
특허 등록번호 | 10-1060243-0000 |
---|
표시번호 | 사항 |
---|---|
1 |
출원 연월일 : 20090729 출원 번호 : 1020090069399 공고 연월일 : 20110829 공고 번호 : 특허결정(심결)연월일 : 20110808 청구범위의 항수 : 17 유별 : G11C 29/00 발명의 명칭 : 이중 포트 메모리를 위한 프로그래머블 메모리 자체 테스트회로 생성기 및 그 생성 방법 존속기간(예정)만료일 : 20170824 |
순위번호 | 사항 |
---|---|
1 |
(권리자) 연세대학교 산학협력단 서울특별시 서대문구... |
제 1 - 3 년분 | 금 액 | 354,000 원 | 2011년 08월 24일 | 납입 |
제 4 년분 | 금 액 | 289,800 원 | 2014년 06월 16일 | 납입 |
제 5 년분 | 금 액 | 289,800 원 | 2015년 08월 20일 | 납입 |
제 6 년분 | 금 액 | 289,800 원 | 2016년 08월 23일 | 납입 |
번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
---|---|---|---|---|
1 | [특허출원]특허출원서 | 2009.07.29 | 수리 (Accepted) | 1-1-2009-0465303-71 |
2 | 의견제출통지서 | 2011.01.10 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0017013-00 |
3 | [명세서등 보정]보정서 | 2011.03.04 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-0156659-08 |
4 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2011.03.04 | 수리 (Accepted) | 1-1-2011-0156658-52 |
5 | 등록결정서 | 2011.08.08 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0444491-04 |
6 | 출원인정보변경(경정)신고서 | 2011.12.15 | 수리 (Accepted) | 4-1-2011-5252006-10 |
7 | 출원인정보변경(경정)신고서 | 2013.04.24 | 수리 (Accepted) | 4-1-2013-5062749-37 |
8 | 출원인정보변경(경정)신고서 | 2013.06.24 | 수리 (Accepted) | 4-1-2013-5088566-87 |
9 | 출원인정보변경(경정)신고서 | 2014.09.25 | 수리 (Accepted) | 4-1-2014-5114224-78 |
기술정보가 없습니다 |
---|
과제고유번호 | 1345096870 |
---|---|
세부과제번호 | 과C6A1606 |
연구과제명 | TMS정보기술사업단 |
성과구분 | 출원 |
부처명 | 교육과학기술부 |
연구관리전문기관명 | 한국연구재단 |
연구주관기관명 | 연세대학교 |
성과제출연도 | 2009 |
연구기간 | 200603~201302 |
기여율 | 1 |
연구개발단계명 | 응용연구 |
6T분류명 | IT(정보기술) |
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