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복수의 메모리 영역을 포함하는 메모리 장치에 있어서,상기 메모리 영역 각각은 서로 다른 컨트롤러에 의해 동작이 제어되며,상기 메모리 영역 각각은 구조 및 동작 중 적어도 하나가 서로 상이한 메모리 장치
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제 1 항에 있어서,상기 메모리 영역 각각은:데이터를 저장하는 메모리 뱅크; 그리고데이터를 입력받아 상기 메모리 뱅크로 전달하고, 상기 메모리 뱅크로부터 독출된 데이터를 출력하는 입출력 포트;를 포함하는 메모리 장치
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제 2 항에 있어서,상기 메모리 영역 각각은, 상기 메모리 뱅크에 포함된 비트라인 및 워드라인 중 적어도 하나의 개수가 서로 상이한 메모리 장치
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제 2 항에 있어서,상기 메모리 영역 각각은, 상기 메모리 뱅크의 개수가 서로 상이한 메모리 장치
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제 2 항에 있어서,상기 메모리 영역 각각은, 상기 입출력 포트의 개수가 서로 상이한 메모리 장치
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제 2 항에 있어서,상기 메모리 영역 각각은, 상기 메모리 뱅크로부터 프리페치(prefetch)되는 데이터의 크기가 서로 상이한 메모리 장치
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제 1 항에 있어서,상기 메모리 영역 각각은, 버스를 통해 전송되는 데이터의 크기가 서로 상이한 메모리 장치
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제 1 항에 있어서,상기 메모리 영역 각각은, 클럭 주파수의 크기가 서로 상이한 메모리 장치
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제 1 항에 있어서,상기 메모리 영역 각각은, 메모리 용량이 서로 상이한 메모리 장치
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제 1 항에 있어서,상기 메모리 장치는, 상기 복수의 메모리 영역을 하나의 평면 상에 포함하는 메모리 장치
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제 1 항에 있어서,상기 메모리 영역 각각은, 서로 다른 코어에 연결되어 동작하는 메모리 장치
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복수의 메모리 영역으로 분할되며, 상기 메모리 영역 각각은 서로 다른 컨트롤러에 의해 동작이 제어되며, 상기 메모리 영역 각각은:데이터를 저장하는 메모리 뱅크; 그리고데이터를 입력받아 상기 메모리 뱅크로 전달하고, 상기 메모리 뱅크로부터 독출된 데이터를 출력하는 입출력 포트를 포함하며,상기 메모리 영역 각각은, 상기 메모리 뱅크의 구조, 상기 메모리 뱅크의 동작, 상기 입출력 포트의 구조 및 상기 입출력 포트의 동작 중 적어도 하나가 서로 상이한 메모리 장치
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제 12 항에 있어서,상기 메모리 영역 각각은:상기 메모리 뱅크에 포함된 비트라인 및 워드라인 중 적어도 하나의 개수;상기 메모리 뱅크의 개수;상기 입출력 포트의 개수;상기 메모리 뱅크로부터 프리페치되는 데이터의 크기;상기 메모리 뱅크에 포함된 버스에 의해 전송되는 데이터의 크기;클럭 주파수의 크기; 그리고메모리 용량;중 적어도 하나가 서로 상이한 메모리 장치
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제 12 항에 있어서,상기 복수의 메모리 영역은 하나의 평면 상에 위치하는 메모리 장치
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제 12 항에 있어서,상기 메모리 영역 각각은 서로 다른 코어에 연결되어 동작하는 메모리 장치
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제 12 항에 있어서,상기 메모리 장치는 멀티코어 프로세서에 연결된 랜덤 액세스 메모리(random access memory, RAM)인 메모리 장치
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