| 1 |
1
반도체 기판;상기 반도체 기판 상에 일 방향으로 연장 형성된 복수의 비트라인;상기 비트라인 상에 형성되며, 상기 비트라인과 직교하는 방향으로 연장 형성된 복수의 워드라인;상기 비트라인과 워드라인이 교차되는 영역에 상기 비트라인 상으로부터 상기 워드라인을 관통하여 형성되며, 각각 드레인 영역, 채널 영역 및 소오스 영역이 적층되고 상기 채널 영역을 감싸도록 게이트 전극이 형성된 복수의 셀;상기 셀 상에 형성되어 상기 소오스 영역과 연결되는 소오스 플레이트; 및상기 소오스 플레이트 상에 형성되어 상기 셀의 바디와 연결되는 백 바이어스 플레이트를 포함하는 무 캐패시터 메모리 소자
|
| 2 |
2
제 1 항에 있어서, 상기 반도체 기판은 소정 두께로 제거되고, 상기 비트라인, 워드라인 및 셀은 상기 반도체 기판이 소정 두께로 제거된 영역으로부터 형성된 무 캐패시터 메모리 소자
|
| 3 |
3
제 2 항에 있어서, 상기 비트라인은 상기 반도체 기판 내에 불순물을 이온 주입하여 형성된 무 캐패시터 메모리 소자
|
| 4 |
4
제 3 항에 있어서, 상기 드레인 영역은 상기 비트라인 상에 형성되고, 상기 게이트 전극은 상기 워드라인과 연결되어 동일 평면 상에 형성된 무 캐패시터 메모리 소자
|
| 5 |
5
삭제
|
| 6 |
6
제 4 항에 있어서, 상기 소오스 플레이트는 상기 복수의 셀에 각각 대응하는 복수의 홀이 형성되며, 상기 백 바이어스 플레이트는 상기 소오스 플레이트의 홀에 대응하여 하측으로 연장된 연장부가 형성된 무 캐패시터 메모리 소자
|
| 7 |
7
제 6 항에 있어서, 상기 셀은 내부에 상기 백 바이어스 플레이트의 상기 연장부가 형성되고, 상기 연장부를 둘러싸도록 상기 드레인 영역, 채널 영역 및 소오스 영역이 적층 형성된 무 캐패시터 메모리 소자
|
| 8 |
8
제 7 항에 있어서, 상기 비트라인, 워드라인, 셀, 소오스 플레이트 및 백 바이어스 플레이트의 전체 높이는 상기 반도체 기판이 제거된 두께보다 낮거나 같은 무 캐패시터 메모리 소자
|
| 9 |
9
제 8 항에 있어서, 상기 비트라인, 워드라인 및 셀은 각각 1F의 폭 및 간격으로 형성된 무 캐패시터 메모리 소자
|
| 10 |
10
제 9 항에 있어서, 상기 워드라인 및 비트라인을 통해 각각 인가되는 게이트 전압 및 드레인 전압에 따라 상기 복수의 셀의 적어도 어느 하나가 선택되고, 상기 게이트 전압 및 드레인 전압을 조절하여 쓰기, 읽기 및 소거 동작을 수행하는 무 캐패시터 메모리 소자
|
| 11 |
11
제 10 항에 있어서, 상기 게이트 전압과 상기 백 바이어스 플레이트를 통해 인가되는 백 바이어스 전압에 의해 단일 셀의 복수 비트를 구현하는 무 캐패시터 메모리 소자
|
| 12 |
12
제 11 항에 있어서, 상기 게이트 전압으로 제 1 극성의 전압을 인가하고, 상기 백 바이어스 전압으로 상기 제 1 극성과 극성이 다르고 그 절대값이 큰 제 2 극성의 전압을 인가하는 무 캐패시터 메모리 소자
|
| 13 |
13
반도체 기판의 소정 영역에 소정 깊이의 이온 주입 영역을 형성하는 단계;상기 이온 주입 영역이 일부 두께 제거되도록 상기 반도체 기판의 소정 영역을 소정 두께로 제거하여 제거된 영역 하측에 잔류하는 상기 이온 주입 영역으로 비트라인을 형성하고, 잔류하는 상기 반도체 기판으로 복수의 셀 패턴을 형성하며, 상기 셀 패턴과 비트라인 사이의 상기 이온 주입 영역으로 드레인 영역을 형성하는 단계;상기 복수의 셀 패턴 측면에 게이트 절연막을 형성한 후 상기 셀 패턴 사이에 도전막을 형성하는 단계;상기 복수의 셀 패턴에 이온 주입 공정을 실시하여 상기 셀 패턴 내의 상기 드레인 영역 상부에 채널 영역 및 소오스 영역을 형성하는 단계;상기 복수의 셀 패턴 사이의 도전막의 소정 영역을 식각하여 상기 복수의 셀 패턴을 둘러싸는 복수의 게이트 전극을 형성하고 상기 복수의 게이트 전극과 연결되는 워드라인을 형성하는 단계;상기 소오스 영역과 연결되도록 상기 복수의 셀 패턴 상부에 소오스 플레이트를 형성하는 단계; 및상기 소오스 플레이트 및 복수의 셀 패턴의 상기 소오스 영역, 채널 영역 및 드레인 영역을 식각하여 콘택홀을 형성한 후 상기 콘택홀이 매립되도록 백 바이어스 플레이트를 형성하는 단계를 포함하는 무 캐패시터 메모리 소자의 제조 방법
|
| 14 |
14
제 13 항에 있어서, 상기 이온 주입 영역은 1F의 폭 및 간격으로 복수 형성되는 무 캐패시터 메모리 소자의 제조 방법
|
| 15 |
15
제 14 항에 있어서, 상기 셀 패턴은 1F의 폭 및 간격으로 형성되는 무 캐패시터 메모리 소자의 제조 방법
|
| 16 |
16
제 15 항에 있어서, 상기 채널 영역 및 소오스 영역은 상기 셀 패턴에 서로 다른 불순물 이온을 서로 다른 에너지로 주입하여 형성하는 무 캐패시터 메모리 소자의 제조 방법
|
| 17 |
17
제 16 항에 있어서, 상기 게이트 전극은 상기 채널 영역을 둘러싸도록 형성되고, 상기 워드라인은 상기 게이트 전극과 연결되어 상기 비트라인과 직교하는 방향으로 형성되는 무 캐패시터 메모리 소자의 제조 방법
|
| 18 |
18
제 17 항에 있어서, 상기 워드라인은 1F의 폭 및 간격으로 형성되는 무 캐패시터 메모리 소자의 제조 방법
|
| 19 |
19
제 18 항에 있어서, 상기 백 바이어스 플레이트를 형성하는 단계는,상기 소오스 플레이트 및 상기 복수의 셀의 소정 영역을 식각하여 상기 비트라인을 노출시키는 복수의 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀이 매립되도록 절연막을 형성하는 단계;상기 절연막을 식각하여 상기 제 1 콘택홀의 내측으로 상기 비트라인이 노출되지 않도록 제 2 콘택홀을 형성하는 단계; 및상기 제 2 콘택홀이 매립되도록 상기 절연막 상에 백 바이어스 플레이트를 형성하는 단계를 포함하는 무 캐패시터 메모리 소자의 제조 방법
|
