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반도체 웨이퍼의 상면과 하면의 전기적 연결 방법

  • 기술번호 : KST2015145088
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 웨이퍼의 상면과 하면의 전기적 연결 방법에 관한 것으로서, 반도체 웨이퍼의 상면과 하면을 전기적으로 연결시키기 위해 관통 구멍을 형성할 때 이방성 식각을 사용해, 그 관통 구멍 형성시 요구되는 해당 반도체 웨이퍼의 면적을 종래보다 상대적으로 줄여 반도체 웨이퍼 당, 칩의 생산 수량을 늘릴 수 있도록 한다.반도체, 웨이퍼, 관통, 구멍, 이방성, 식각
Int. CL H01L 21/28 (2006.01)
CPC H01L 21/76802(2013.01) H01L 21/76802(2013.01) H01L 21/76802(2013.01) H01L 21/76802(2013.01)
출원번호/일자 1020030040779 (2003.06.23)
출원인 전자부품연구원
등록번호/일자
공개번호/일자 10-2005-0000184 (2005.01.03) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2003.06.23)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 조남규 대한민국 경기도용인시
2 성우경 대한민국 경기도성남시분당구

대리인

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번호 이름 국적 주소
1 정종옥 대한민국 서울특별시 강남구 논현로**길 **, *층 노벨국제특허법률사무소 (도곡동, 덕영빌딩)
2 조담 대한민국 서울(특허법인 퇴사후 사무소변경 미신고)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2003.06.23 수리 (Accepted) 1-1-2003-0224044-92
2 선행기술조사의뢰서
Request for Prior Art Search		 2005.02.05 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2005.03.16 수리 (Accepted) 9-1-2005-0015797-28
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2005.04.15 수리 (Accepted) 4-1-2005-5036534-08
5 의견제출통지서
Notification of reason for refusal		 2005.05.10 발송처리완료 (Completion of Transmission) 9-5-2005-0215097-16
6 거절결정서
Decision to Refuse a Patent		 2005.08.23 발송처리완료 (Completion of Transmission) 9-5-2005-0387984-22
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.04.17 수리 (Accepted) 4-1-2013-0013766-37
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1

반도체 웨이퍼의 하면에 제 1 산화막을, 상면에 제 2 산화막을 증착하는 제 1 단계;

상기 제 1 단계에 따라 하면과 상면에 제 1 산화막과 제 2 산화막이 증착된 반도체 웨이퍼의 일영역을 관통시키기 위하여, 상기 제 1 산화막과, 그에 대응되는 위치의 제 2 산화막에서 반도체 웨이퍼를 향하는 방향으로 더불어 이방성 식각하는 제 2 단계;

상기 제 2 단계의 이방성 식각에 따라 형성된 반도체 웨이퍼의 관통 영역에, 금속을 증착하여 전기적 연결 통로를 형성하는 제 3 단계로 이루어지는, 반도체 웨이퍼의 상면과 하면의 전기적 연결 방법

2 2

제 1 항에 있어서, 상기 제 2 단계는;

상기 제 1 산화막에 포토 레지스트를 도포하고 패터닝하여 제 1 포토 레지스트 패턴을 형성하고, 이와 동시에 또는 각기, 상기 제 2 산화막에 포토 레지스트를 도포하고 패터닝하여 제 2 포토 레지스트 패턴을 형성하는 제 21 단계;

상기 제 21 단계에 따라 형성된, 제 1 포토 레지시트 패턴을 마스크로 하여 제 1 산화막에서 반도체 웨이퍼를 향하는 방향으로 식각하고, 이와 더불어 상기 제 2 포토 레지스트 패턴을 마스크로 하여 상기 제 1 산화막과 대응되는 위치의 상기 제 2 산화막에서 반도체 웨이퍼를 향하는 방향으로 이방성 식각하는 제 22 단계;

상기 제 22 단계 후, 상기 제 1 포토 레지스트 패턴과 제 2 포토 레지스트 패턴을 제거하는 제 23 단계로 이루어지는 것을 특징으로 하는, 반도체 웨이퍼의 상면과 하면의 전기적 연결 방법

3 3

제 1 항에 있어서, 상기 제 3 단계는;

상기 제 1 산화막에 금속을 증착하는 제 31 단계;

상기 제 31 단계에 따라 증착한 금속에 포토 레지스트를 도포하고 패터닝하여 제 3 포토 레지스트 패턴을 형성하는 제 32 단계;

상기 제 32 단계에 따라 형성한 제 3 포토 레지스트 패턴을 마스크로 하여 상기 증착된 금속 일부를 식각하고, 제 3 포토 레지스트 패턴을 제거하는 제 33 단계;

상기 제 33 단계 후, 상기 제 2 산화막에 금속을 증착하는 제 34 단계;

상기 제 34 단계에 따라 증착된 금속 상면에 포토 레지스트를 도포하고 패터닝하여 제 4 포토 레지스트 패턴을 형성하는 제 35 단계;

상기 제 35 단계에 따라 형성한 제 4 포토 레지스트 패턴을 마스크로 하여 상기 증착된 금속 일부를 식각하고, 제 4 포토 레지스트 패턴을 제거하는 제 36 단계로 이루어지는 것을 특징으로 하는, 반도체 웨이퍼의 상면과 하면의 전기적 연결 방법

4 4

제 1 항에 있어서, 상기 제 3 단계는;

상기 제 1 산화막에 제 1 새도우 마스크를 부착하는 제 31 단계;

상기 제 31 단계에 따라 부착된 제 1 새도우 마스크를 이용해 금속을 증착하고, 상기 제 1 새도우 마스크를 제거하는 제 32 단계;

상기 제 32 단계 후, 상기 제 2 산화막에 제 2 새도우 마스크를 부착하는 제 33 단계;

상기 제 33 단계에 따라 부착된 제 2 새도우 마스크를 이용해 금속을 증착하고, 상기 제 2 새도우 마스크를 제거하는 제 34 단계로 이루어지는 것을 특징으로 하는, 반도체 웨이퍼의 상면과 하면의 전기적 연결 방법

5 5

제 1 항에 있어서, 상기 제 3 단계는;

상기 제 1, 2 산화막의 표면과, 상기 관통 영역에 포함되는 반도체 웨이퍼의 표면 각각에 메탈 씨드 층(metal seed layer)을 증착하는 제 31 단계;

상기 제 31 단계에 따라 증착된 메탈 씨드 층의 표면을 도금시키는 제 32 단계;

상기 제 32 단계에 따라 도금된 메탈 씨드 층 영역 중에서, 제 1, 2 산화막의 표면에 도금된 메탈 씨드 층을 연마하여 제거하는 제 33 단계로 이루어지는, 반도체 웨이퍼의 상면과 하면의 전기적 연결 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.