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기판 상부의 전이층, 질화갈륨 버퍼층;
상기 질화갈륨 버퍼층 상부의 2DEG층;
상기 2DEG층 상부의 장벽층;
상기 장벽층을 식각한 부분에 존재하는 소스, 드레인 전극;
상기 소스, 드레인 전극과 접촉하는 부분보다 상기 장벽층이 더 두껍게 남도록 식각한 부분에 존재하는 게이트 전극; 및
상기 소스, 드레인 및 게이트 전극이 존재하지 않는 영역의 장벽층을 덮는 절연층
을 포함하는 고전자 이동도 트랜지스터
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제1항에 있어서,
상기 소스, 드레인 전극 하층부의 표면 거칠기가 게이트 전극의 하층부의 표면 거칠기보다 더 크거나 같은 고전자 이동도 트랜지스터
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3
제1항에 있어서,
상기 소스, 드레인 전극이 접촉하는 부분의 장벽층 두께가 0
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제1항에 있어서,
상기 게이트 전극이 접촉하는 부분의 장벽층 두께가 10 내지 100nm 사이인 고전자 이동도 트랜지스터
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5
제1항에 있어서,
상기 장벽층은 AlxGa1-xN(0003c#x≤1)인 고전자 이동도 트랜지스터
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6
제5항에 있어서,
상기 AlxGa1-xN의 조성비는 x의 범위가 0
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7
제1항에 있어서,
상기 절연층은 실리콘 질화막, 실리콘 산화막, 질화갈륨막(GaN), 알루미늄나이트라이드막(AlN) 또는 적어도 이 중 어느 하나를 포함하는 고전자 이동도 트랜지스터
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8
기판 상부에 질화갈륨 버퍼층을 형성하는 단계;
상기 질화갈륨 버퍼층 상부에 장벽층을 형성하는 단계;
상기 장벽층의 일부를 식각하여 소스-드레인 리세스를 형성하는 단계;
상기 소스-드레인 리세스에 소스, 드레인 전극을 형성하는 단계;
상기 기판을 열처리하는 단계;
상기 기판 상부에 절연층을 형성하고 패터닝하는 단계;
상기 소스-드레인 리세스의 장벽층 두께보다 더 두껍도록 장벽층의 일부를 식각하여 게이트 리세스를 형성하는 단계; 및
상기 게이트 리세스에 게이트 전극을 형성하는 단계
를 포함하는 고전자 이동도 트랜지스터의 제조방법
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제8항에 있어서,
상기 장벽층은 AlxGa1-xN(0003c#x≤1)인 고전자 이동도 트랜지스터의 제조방법
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10
제9항에 있어서,
상기 AlxGa1-xN(0003c#x≤1)의 조성비는 x의 범위가 0
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제8항에 있어서,
상기 소스-드레인 리세스는 건식 식각 방법에 의해 이루어지는 고전자 이동도 트랜지스터의 제조방법
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12
제8항에 있어서,
상기 소스-드레인 리세스의 장벽층 두께가 0
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제8항에 있어서,
상기 게이트 리세스의 장벽층 두께가 10 내지 100nm 사이인 고전자 이동도 트랜지스터의 제조방법
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14
제8항에 있어서,
상기 절연층은 실리콘 질화막, 실리콘 산화막, 질화갈륨막(GaN), 알루미늄나이트라이드막(AlN) 또는 적어도 이 중 어느 하나를 포함하는 고전자 이동도 트랜지스터의 제조방법
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15
제8항에 있어서,
상기 게이트 리세스는 건식과 습식 식각을 혼합한 방법에 의해 이루어지는 고전자 이동도 트랜지스터의 제조방법
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16
제15항에 있어서,
상기 건식 식각은 BCl3 또는 CH2Cl2의 식각 가스를 사용하고, 습식 식각은 KOH, NaOH 또는 NH4OH 용액을 사용하는 고전자 이동도 트랜지스터의 제조방법
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17
제8항에 있어서,
상기 소스-드레인 리세스 후의 장벽층 표면 거칠기가 게이트 리세스 후의 장벽층 표면 거칠기보다 더 크거나 같은 고전자 이동도 트랜지스터의 제조방법
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