| 1 |
1
드레인 영역 및 소스 영역;상기 드레인 영역과 상기 소스 영역을 연결하는 채널 영역;상기 채널 영역의 적어도 일부를 둘러싸는 게이트 전극; 및상기 채널 영역과 상기 게이트 전극 사이의 게이트 절연막을 포함하고,상기 소스 영역과 접하는 상기 채널 영역의 단면적은 상기 드레인 영역과 접하는 상기 채널 영역의 단면적보다 작은 전계 효과 트랜지스터
|
| 2 |
2
제 1 항에 있어서, 상기 채널 영역의 단면적은 상기 드레인 영역으로부터 상기 소스 영역까지 연속적으로 줄어드는 전계 효과 트랜지스터
|
| 3 |
3
제 1 항에 있어서, 상기 소스 영역과 접하는 상기 채널 영역의 직경은 상기 드레인 영역과 접하는 상기 채널 영역의 직경의 20% 내지 40 %인 전계 효과 트랜지스터
|
| 4 |
4
제 1 항에 있어서, 상기 소스 영역과 접하는 상기 채널 영역의 직경은 3nm ∼ 5nm이고, 상기 드레인 영역과 접하는 상기 채널 영역의 직경은 12nm ∼ 20nm인 전계 효과 트랜지스터
|
| 5 |
5
제 1 항에 있어서, 상기 게이트 전극은 상기 채널 영역을 둘러싸고, 상기 채널 영역은 상기 게이트 전극을 관통하는 전계 효과 트랜지스터
|
| 6 |
6
제 1 항에 있어서, 상기 채널 영역 아래의 기판을 더 포함하고,상기 드레인 영역과 상기 소스 영역은 상기 기판의 상면에 실질적으로 평행한 방향으로 이격된 전계 효과 트랜지스터
|
| 7 |
7
제 6 항에 있어서, 상기 게이트 전극은 상기 기판과 상기 채널 영역 사이로 연장되는 전계 효과 트랜지스터
|
| 8 |
8
제 1 항에 있어서, 상기 채널 영역 아래의 기판을 더 포함하고,상기 드레인 영역과 상기 소스 영역은 상기 기판의 상면에 실질적으로 수직한 방향으로 이격된 전계 효과 트랜지스터
|
| 9 |
9
기판 상에 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계; 및상기 채널 영역 상에 게이트 절연막 및 게이트 전극을 차례로 형성하는 단계를 포함하고,상기 채널 영역의 단면적은 상기 드레인 영역으로부터 상기 소스 영역까지 연속적으로 줄어들도록 형성되는 전계 효과 트랜지스터의 제조 방법
|
| 10 |
10
제 9 항에 있어서,상기 드레인 영역, 소스 영역, 및 채널 영역을 형성하는 단계는:상기 기판 상에 희생층 및 활성층을 차례로 형성하는 단계;상기 활성층 및 상기 희생층을 패터닝하여 리세스 영역을 형성하는 단계; 및상기 리세스 영역에 의하여 노출된 상기 희생층의 일부를 제거하는 단계를 포함하는 전계 효과 트랜지스터의 제조 방법
|
