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적어도 1개의 제1유전층(10) 및 도전층(20)이 각각 적층된 기판(100)을 이용하여 단전자 트랜지스터를 제조하는 방법에 있어서,
상기 도전층(20)을 식각하여 나노선구조물(21)을 형성하는 제1단계;
상기 나노선구조물(21)이 함입되도록 상기 기판(100) 위로 제2유전층(30)을 형성하는 제2단계;
상기 나노선구조물(21)이 드러나도록 식각을 통해 트랜치(31a,31b)를 형성하여 양자점(QD)을 형성하는 제3단계;
상기 제2유전층(30) 및 상기 트랜치(31a,31b)의 표면에 일정한 두께로 제3유전층(40)을 형성하는 제4단계; 및
상기 양자점(QD)의 상부에 위치하도록 상기 트랜치(31a,31b)에 게이트(G)를 형성하는 제5단계;를 포함하여 이루어진 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 제1유전층(10), 상기 제2유전층(30) 및 상기 제3유전층(40)은 산화막 또는 절연막이고, 상기 도전층(20)은 실리콘인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 나노선구조물(21)은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 폭이 1~50㎚이고 길이가 1~1000㎚로 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 제3단계는 건식식각 또는 FIB방식으로 상기 트랜치(31a,31b)를 형성하며, 상기 트랜치(31b)는 나노선구조물(21)의 두께 일부를 함께 식각하여 형성하는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 제2유전층(30)은 증착공정을 통해 형성되고,
상기 제3유전층(40)은 열산화공정, 또는 열산화공정후 증착공정으로 형성된 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 제 4단계와 제5단계 사이에는,
증착공정으로 형성된 제3유전층(40)의 평면층을 식각하는 제6단계: 및
상기 제2유전층(30)과 제3유전층(40)을 식각한 후 상기 게이트(G)를 마스크로 하여 상기 양자점(QD) 이외의 영역을 불순물로 도핑하는 제7단계:를 더 포함하여 이루어지는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 6 항에 있어서,
상기 불순물은 P, As 또는 B인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 게이트(G)는 재질이 1×1012/cm3이상의 농도를 갖는 불순물을 포함하는 폴리실리콘인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,
상기 제1유전층(10)의 저부에 하부게이트로 이용되는 하부도전층(CL)이 더 구비되어 있는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 6 항에 있어서,
상기 제7단계는 상기 게이트(G)에 측벽 스페이서(S)를 형성하는 단계를 더 포함하고, 상기 제7단계는 상기 게이트(G)와 측벽 스페이서(S)를 마스크로 하는 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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