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반도체 소자 및 그의 제조방법

  • 기술번호 : KST2015185437
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 도핑 농도를 조정해서 이중의 일함수(Dual Work Function)를 갖는 게이트전극을 구비함으로써, 높은 트랜스 컨덕턴스(gm)와 낮은 드레인 컨덕턴스(gds)를 갖으며, 숏채널 효과를 줄일 수 있는 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자는 반도체 기판과, 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖도록 제 1, 제 2 영역으로 나뉘어 구성된 게이트전극과, 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것에 그 특징이 있다.게이트전극, 일함수, 도핑 농도, NMOS, PMOS
Int. CL H01L 21/336 (2006.01)
CPC H01L 29/42312(2013.01) H01L 29/42312(2013.01) H01L 29/42312(2013.01) H01L 29/42312(2013.01) H01L 29/42312(2013.01)
출원번호/일자 1020060061961 (2006.07.03)
출원인 충북대학교 산학협력단, 충청북도
등록번호/일자
공개번호/일자 10-2008-0003556 (2008.01.08) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 포기
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.07.03)
심사청구항수 31

출원인

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번호 이름 국적 주소
1 충북대학교 산학협력단 대한민국 충청북도 청주시 서원구
2 충청북도 대한민국 충청북도 청주시 상당구

발명자

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번호 이름 국적 주소
1 김영석 대한민국 충북 청주시 흥덕구
2 나기열 대한민국 충북 청주시 흥덕구
3 박근형 대한민국 충북 청주시 상당구
4 최호용 대한민국 충북 청주시 흥덕구

대리인

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번호 이름 국적 주소
1 윤의상 대한민국 충청북도 청주시 흥덕구 풍산로 **, 충북중소기업종합지원센타 *층 한울국제특허법률사무소 (가경동)
2 심창섭 대한민국 서울특별시 송파구 올림픽로 **, 현대빌딩 *층 (잠실동)(KBK특허법률사무소)
3 김용인 대한민국 서울특별시 송파구 올림픽로 ** (잠실현대빌딩 *층)(특허법인(유한)케이비케이)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2006.07.03 수리 (Accepted) 1-1-2006-0476400-45
2 전자문서첨부서류제출서
Submission of Attachment to Electronic Document
2006.07.04 수리 (Accepted) 1-1-2006-5053900-46
3 서지사항보정서
Amendment to Bibliographic items
2006.07.13 수리 (Accepted) 1-1-2006-0500734-98
4 출원인변경신고서
Applicant change Notification
2006.12.07 수리 (Accepted) 1-1-2006-0907334-17
5 선행기술조사의뢰서
Request for Prior Art Search
2007.03.12 수리 (Accepted) 9-1-9999-9999999-89
6 선행기술조사보고서
Report of Prior Art Search
2007.04.11 수리 (Accepted) 9-1-2007-0019650-99
7 등록결정서
Decision to grant
2007.04.19 발송처리완료 (Completion of Transmission) 9-5-2007-0207367-75
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2012.09.18 수리 (Accepted) 4-1-2012-5196458-75
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.08.28 수리 (Accepted) 4-1-2014-5103343-45
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.06.17 수리 (Accepted) 4-1-2015-5081402-70
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.05.15 수리 (Accepted) 4-1-2018-5086612-26
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.07.06 수리 (Accepted) 4-1-2020-5149268-82
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판; 상기 반도체 기판 상에, 서로 다른 도핑 농도를 갖음에 의해서 이중의 일함수를 갖도록 제 1, 제 2 영역으로 나뉘어 구성된 게이트전극; 및상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 반도체 소자
2 2
제 1 항에 있어서, 상기 게이트전극의 제 1, 제 2 영역에는 동일 도전형의 불순물 이온이 도핑되는 것을 특징으로 하는 반도체 소자
3 3
제 1 항에 있어서, 상기 게이트전극은 폴리실리콘층으로 구성됨을 특징으로 하는 반도체 소자
4 4
제 1 항에 있어서, 상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접한 것을 특징으로 하는 반도체 소자
5 5
제 1 항에 있어서, 상기 제 1 영역의 도핑 농도가 상기 제 2 영역의 도핑 농도보다 작은 것을 특징으로 하는 반도체 소자
6 6
제 4 항에 있어서, 상기 제 1, 제 2 영역에 제 1 도전형 불순물 이온이 주입될 경우, 상기 제 1 영역의 일함수가 상기 제 2 영역의 일함수보다 큰 것을 특징으로 하는 반도체 소자
7 7
제 4 항에 있어서, 상기 제 1, 제 2 영역에 제 2 도전형 불순물 이온이 주입될 경우, 상기 제 1 영역의 일함수가 상기 제 2 영역의 일함수보다 작은 것을 특징으로 하는 반도체 소자
8 8
제 6 항이나 제 7 항에 있어서, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자
9 9
반도체 기판; 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 제 1 영역의 일함수가 제 2 영역의 일함수보다 크게 구성된 게이트전극; 및 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 반도체 소자
10 10
제 9 항에 있어서, 상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접한 것을 특징으로 하는 반도체 소자
11 11
제 9 항에 있어서, 상기 제 1 영역은 제 2 영역보다 저농도의 제 1 도전형 불순물 이온이 도핑된 것을 특징으로 하는 반도체 소자
12 12
제 9 항에 있어서, 상기 소오스/드레인 영역에는 고농도의 제 1 도전형 불순물 이온이 도핑되고, 상기 반도체 기판은 제 2 도전형인 것을 특징으로 하는 반도체 소자
13 13
제 12 항에 있어서, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자
14 14
반도체 기판; 상기 반도체 기판 상에 서로 다른 도핑 농도를 갖음에 의해서 제 1 영역의 일함수가 제 2 영역의 일함수보다 작게 구성된 게이트전극; 및 상기 게이트 전극 양측의 상기 반도체 기판에 형성된 소오스/드레인 영역을 포함하여 이루어진 것을 특징으로 하는 반도체 소자
15 15
제 14 항에 있어서, 상기 제 1 영역은 상기 소오스영역에 인접하고, 상기 제 2 영역은 상기 드레인영역에 인접한 것을 특징으로 하는 반도체 소자
16 16
제 14 항에 있어서, 상기 제 1 영역은 제 2 영역보다 저농도의 제 2 도전형 불순물 이온으로 도핑된 것을 특징으로 하는 반도체 소자
17 17
제 14 항에 있어서, 상기 소오스/드레인 영역은 고농도의 제 2 도전형 불순물 이온으로 도핑되고, 상기 반도체기판은 제 1 도전형인 것을 특징으로 하는 반도체 소자
18 18
제 16 항이나 제 17 항에 있어서, 상기 제 1 도전형은 n형, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자
19 19
반도체 기판 상에 게이트절연막을 형성하는 단계; 도핑 농도를 조절하여 제 1 영역의 일함수가 제 2 영역의 일함수보다 크도록 상기 게이트절연막상에 게이트전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법
20 20
제 19 항에 있어서, 상기 게이트전극의 형성은, 상기 반도체기판 상에 도핑되지 않은 게이트전극 패턴을 형성하는 단계; 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 1 도전형 불순물 이온을 주입하는 단계; 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 상기 제 1 영역보다 고농도의 제 1 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법
21 21
제 19 항에 있어서, 상기 게이트전극의 형성은, 상기 반도체기판 상에 저농도의 제 1 도전형 불순물이 도핑된 게이트전극 패턴을 형성하는 단계; 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 1 도전형 불순물 이온을 주입하는 단계; 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 상기 제 1 영역보다 고농도의 제 1 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법
22 22
제 20 항이나 제 21 항에 있어서, 상기 저농도 제 1 도전형 불순물 이온을 주입한 후, 상기 게이트전극 양측면에 측벽절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법
23 23
제 20 항이나 제 21 항에 있어서, 상기 고농도의 제 1 도전형 불순물 이온을 주입할 때, 상기 소오스/드레인 영역이 동시에 형성됨을 특징으로 하는 반도체 소자의 제조방법
24 24
제 20 항 또는 제 21 항에 있어서, 상기 게이트전극의 제 1 영역이 소오스영역에 인접하고, 상기 제 2 영역이 드레인영역에 인접할 때, 상기 반도체기판은 제 2 도전형으로 구성되고, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조방법
25 25
반도체 기판 상에 게이트절연막을 형성하는 단계; 도핑 농도를 조절하여 제 1 영역의 일함수가 제 2 영역의 일함수보다 작도록 상기 게이트절연막상에 게이트전극을 형성하는 단계; 상기 게이트 전극 양측의 상기 반도체 기판에 소오스/드레인 영역을 형성하는 단계를 포함함을 특징으로 하는 반도체 소자의 제조방법
26 26
제 25 항에 있어서, 상기 게이트전극의 형성은, 상기 반도체기판 상에 도핑되지 않은 게이트전극 패턴을 형성하는 단계; 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계; 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 고농도의 제 2 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법
27 27
제 25 항에 있어서, 상기 게이트전극의 형성은, 상기 반도체기판 상에 저농도의 제 2 도전형 불순물이 도핑된 게이트전극을 패터닝하는 단계; 상기 패터닝된 게이트전극 및 그 양측의 상기 반도체기판에 저농도의 제 2 도전형 불순물 이온을 주입하는 단계; 상기 게이트전극의 제 1 영역이 마스킹되고 제 2 영역이 오픈되는 마스크를 사용하여, 전면에 고농도의 제 2 도전형 불순물 이온을 주입하는 단계를 통하여 제조됨을 특징으로 하는 반도체 소자의 제조방법
28 28
제 26 항이나 제 27 항에 있어서, 상기 저농도 제 2 도전형 불순물 이온을 주입한 후, 상기 게이트전극 양측면에 측벽절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조방법
29 29
제 26 항이나 제 27 항에 있어서, 상기 고농도의 제 2 도전형 불순물 이온을 주입할 때, 상기 소오스/드레인 영역이 동시에 형성됨을 특징으로 하는 반도체 소자의 제조방법
30 30
제 26 항 또는 제 27 항에 있어서, 상기 게이트전극의 제 1 영역이 소오스영역에 인접하고, 상기 제 2 영역이 드레인영역에 인접할 때, 상기 반도체기판은 제 1 도전형으로 구성되고, 상기 제 1 도전형은 n형이고, 제 2 도전형은 p형인 것을 특징으로 하는 반도체 소자의 제조방법
31 31
제 19 항이나 제 25 항에 있어서, 상기 게이트전극은 폴리실리콘층으로 형성함을 특징으로 하는 반도체 소자의 제조방법
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