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제1유전층(10) 및 도전층(20)이 순차적으로 적층된 SOI기판의 상기 도전층(20)을 식각하여 나노구조물(21)을 형성하는 제1단계(S100);상기 나노구조물(21)이 덮이도록 제2유전층(30)을 증착하는 제2단계(S200);상기 제2유전층(30) 일부를 식각하여 상기 나노구조물(21)의 일부가 노출되도록 트랜치(31)를 형성하는 제 3단계(S300);상기 트랜치에 드러난 상기 나노구조물(21)을 식각하여 양자점(211)을 형성하는 제4단계(S400);상기 제2유전층(30), 상기 트랜치(31) 및 상기 양자점 상부에 금속물질을 증착하여 금속막(50)을 형성하는 제5단계(S500);상기 금속막(50)과 상기 양자점(211)을 열처리과정을 통해 실리사이드 양자점(212)을 형성하는 제6단계(S600);상기 양자점(211)과 반응하지 않은 상기 금속막(50)을 제거하는 제7단계(S700);상기 금속막(50)이 제거된 상부면과 상기 실리사이드 양자점(212)에 제3유전층(40)을 증착하는 제8단계(S800);상기 제3유전층(40)이 증착된 상기 트랜치(31)에 게이트(60)를 충전하는 제9단계(S900);를 포함한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1 항에 있어서,상기 제 8단계(S800)는 상기 제2유전층(30)을 완전히 제거 또는 일부만 제거한 후 상기 제3유전층(40)을 증착한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 2항에 있어서,상기 제9단계는 상기 게이트(60)에 측벽 스페이서(S)를 형성하는 단계를 더 포함하고, 상기 제9단계는 상기 게이트(60)와 측벽 스페이서(S)를 마스크로 불순물을 주입하여 소오스와 드레인을 형성하는 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 제1유전층(10), 상기 제2유전층(30) 및 상기 제3유전층(40)은 산화막 또는 절연막인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 도전층(20)은 실리콘인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 나노구조물(21)은 포토 리소그래피 또는 전자빔 리소그래피 방식으로 패턴 형성 후 건식식각공정을 통하여 폭이 1~50㎚이고 길이가 1~500㎚로 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 트랜치(31)는 포토 리소그래피 또는 전자빔 리소그래피 방식으로 1~50nm 폭을 형성한 후 건식식각을 이용한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 제3유전층(40)은 증착공정, 열산화공정 또는 열산화공정 후 증착공정으로 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 게이트(60)의 재질은 0
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제 3항 또는 제 9항에 있어서,상기 불순물은 P, As 또는 B인 것을 특징으로 하는 상온에서 동작하는 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 제1유전층(10)의 저부에 하부게이트로 이용되는 하부도전층(100)이 더 구비되어 있는 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 금속막(50)의 금속물질은 코발트 또는 실리콘과 반응하는 금속물질인 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 금속막(50)은 두께가 0
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제 1항에 있어서,상기 실리사이드 양자점(212)은 전자빔 리소그래피방식, RTA방식 및 Furnace에 의한 열처리방식 중 어느 하나를 이용하여 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 제7단계(S700)에서 상기 양자점(211)과 반응하지 않은 상기 금속막(50)은 황산과 과산화수소의 혼합용액에 의하여 제거한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 있어서,상기 실리사이드 양자점(212)은 직경이 1~10nm로 1~50개 직렬 또는 병렬로 형성한 것을 특징으로 하는 상온동작 단전자 트랜지스터의 제조방법
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제 1항에 의한 제조방법으로 제조한 것을 특징으로 하는 상온동작 단전자 트랜지스터
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