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일정 길이로 연장된 액티브 영역을 가지는 반도체 기판;
상기 액티브 영역의 양측 가장자리에 형성되는 드레인 영역, 및 상기 드레인 영역 사이에 상기 드레인 영역과 소정 거리를 두고 이격 배치된 소스 영역; 및
상기 하나의 액티브 영역에 형성되는 상기 드레인 영역과 소스 영역 사이에 각각 서로 대칭을 이루도록 배치되는 적층형 게이트 전극을 포함하며,
상기 적층형 게이트 전극은 스페이서 형태의 단면을 갖는 플로팅 게이트 전극, 상기 플로팅 게이트 전극의 일측면을 포함하면서 실질적인 스페이서 형태의 단면으로 형성되는 콘트롤 게이트 전극, 및 상기 플로팅 게이트 전극과 상기 콘트롤 게이트 전극 사이에 개재되는 게이트간 절연막을 포함하는 플래시 메모리 셀
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제 1 항에 있어서,
상기 플로팅 게이트 전극은 각 액티브 영역의 소스 및 드레인 영역 사이에 섬 형태로 배치되고,
상기 플로팅 게이트 전극은 저면과, 상기 저면의 일측단부로 부터 상기 반도체 기판 면에 대해 수직인 방향으로 연장되는 일측벽과, 상기 일측벽의 상단부로부터 상기 저면의 타측단부를 커브지게(curved) 연결하는 타측벽을 포함하며,
상기 플로팅 게이트 전극의 저면과 상기 반도체 기판 사이에 터널 산화막이 더 개재되는 플래시 메모리 셀
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제 2 항에 있어서,
상기 콘트롤 게이트 전극은 제 1 면 및 제 2 면을 포함하는 저면과, 상기 반도체 기판 면에 수직을 이루면서 상기 제 2 면의 단부로부터 연장되는 일측벽, 상기 일측벽 상부와 상기 제 1 면의 단부 사이를 커브지게 연결하는 타측벽을 포함하며,
상기 제 1 면은 상기 반도체 기판과 오버랩되고, 상기 제 2 면은 상기 플로팅 게이트 전극과 오버랩되고,
상기 콘트롤 게이트 전극의 상기 제 1 면과 상기 반도체 기판 사이에 상기 게이트 간 절연막이 위치하는 플래시 메모리 셀
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액티브 영역이 한정된 반도체 기판 상부에 터널 산화막을 형성하는 단계;
상기 터널 산화막 상부의 소정 부분에 희생 패턴을 형성하는 단계;
상기 희생 패턴의 양측벽에 스페이서 형태로 플로팅 게이트 전극을 형성하는 단계;
상기 플로팅 게이트 전극 양측의 노출된 상기 액티브 영역에 드레인 영역을 형성하는 단계;
상기 플로팅 게이트 전극이 형성된 반도체 기판 결과물 상부에 게이트간 절연막을 형성하는 단계;
상기 희생 패턴 및 상기 플로팅 게이트 전극의 측벽에 스페이서 형태로 콘트롤 게이트 전극을 형성하여, 적층형 게이트 전극을 형성하는 단계;
상기 희생 패턴을 제거하는 단계; 및
상기 적층형 게이트 전극 사이의 상기 액티브 영역에 소스 영역을 형성하는 단계를 포함하는 플래시 메모리 셀의 제조방법
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제 4 항에 있어서,
상기 희생 패턴을 형성하는 단계는,
상기 반도체 기판 결과물 상부에 예정된 적층형 게이트 전극의 높이의 해당하는 두께로 희생층을 증착하는 단계; 및
상기 희생층이 소스 예정 영역에 잔류하도록 소정 부분 식각하는 단계를 포함하며, 상기 희생층은 상기 적층형 게이트 전극 물질과 식각 선택비가 큰 물질인 플래시 메모리 셀의 제조방법
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제 5 항에 있어서,
상기 플로팅 게이트 전극을 형성하는 단계는,
상기 반도체 기판 상부에 도전층을 증착하는 단계;
상기 도전층을 상기 희생 패턴이 노출되도록 비등방성 식각하여 예비 플로팅 게이트 전극을 형성하는 단계; 및
상기 예비 플로팅 게이트 전극을 소정 부분 패터닝하여, 액티브 영역의 소스 및 드레인 영역 사이에 섬 형태 잔류하는 플로팅 게이트 전극을 형성하는 단계를 포함하는 플래시 메모리 셀의 제조방법
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제 6 항에 있어서,
상기 예비 플로팅 게이트 전극을 형성하기 위한 비등방성 식각 단계는,
상기 희생 패턴과 상기 반도체 기판이 이루는 모서리 부분에 잔류하도록 상기 도전층을 과도하게 비등방성 식각하는 플래시 메모리 셀의 제조방법
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제 4 항 또는 제 6 항에 있어서,
상기 콘트롤 게이트 전극을 형성하는 단계는,
상기 게이트간 절연막 상부에 도전층을 형성하는 단계; 및
상기 도전층을 상기 희생 패턴 상부의 게이트간 절연막 상부가 노출되도록 비등방성 식각하는 단계를 포함하는 플래시 메모리 셀의 제조방법
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