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ESD 보호회로

  • 기술번호 : KST2015197079
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 의한 ESD 보호회로는, 양의 단자, 기준전위 및 제2 노드에 연결되고, 제1 N웰과 제1 P웰 상에 형성되며, 상기 제1 N웰과 상기 제1 P웰에 의하여 소정의 임계값에서 애벌런치 항복이 발생되고, 상기 애벌런치 항복에 상응하여 출력전압 또는 출력전류를 제공하는 제1 정전기방전보호부 및 상기 양의 단자, 음의 단자 및 상기 제2 노드에 연결되고, 제2 N웰과 제2 P웰 상에 형성되며, 상기 출력전압 또는 상기 출력전류를 제공받아 상기 제2 N웰과 상기 제2 P웰에 의하여 트리거 동작을 수행하고, 플로팅 N+도핑영역 및 플로팅 P+도핑영역 중 적어도 어느 하나를 이용하여 홀딩전압을 형성하는 제2 정전기방전보호부를 포함한다.
Int. CL H01L 27/04 (2006.01)
CPC H01L 27/0262(2013.01) H01L 27/0262(2013.01)
출원번호/일자 1020120138825 (2012.12.03)
출원인 단국대학교 산학협력단
등록번호/일자 10-1476005-0000 (2014.12.17)
공개번호/일자 10-2014-0071013 (2014.06.11) 문서열기
공고번호/일자 (20141223) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2013.06.04)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 단국대학교 산학협력단 대한민국 경기도 용인시 수지구

발명자

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번호 이름 국적 주소
1 구용서 대한민국 서울 강남구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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번호 이름 국적 주소
1 단국대학교 산학협력단 대한민국 경기도 용인시 수지구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.12.03 수리 (Accepted) 1-1-2012-0999525-17
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2013.06.04 수리 (Accepted) 1-1-2013-0497714-44
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.01.06 수리 (Accepted) 4-1-2014-0000870-18
4 의견제출통지서
Notification of reason for refusal		 2014.04.22 발송처리완료 (Completion of Transmission) 9-5-2014-0273460-36
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.06.20 수리 (Accepted) 1-1-2014-0576252-73
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.06.20 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0576253-18
7 최후의견제출통지서
Notification of reason for final refusal		 2014.06.25 발송처리완료 (Completion of Transmission) 9-5-2014-0436426-17
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.08.13 수리 (Accepted) 1-1-2014-0767741-12
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.08.13 보정승인 (Acceptance of amendment) 1-1-2014-0767742-68
10 등록결정서
Decision to grant		 2014.12.16 발송처리완료 (Completion of Transmission) 9-5-2014-0859687-71
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.10.26 수리 (Accepted) 4-1-2020-5239146-54
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
양의 단자, 기준전위 및 제2 노드에 연결되고, 제1 N웰과 제1 P웰 상에 형성되며, 상기 제1 N웰과 상기 제1 P웰에 의하여 소정의 임계값에서 애벌런치 항복이 발생되고, 상기 애벌런치 항복에 상응하여 출력전압 또는 출력전류를 제공하는 제1 정전기방전보호부; 및상기 양의 단자, 상기 기준전위와 다른 노드에 형성된 음의 단자 및 상기 제2 노드에 연결되고, 제2 N웰과 제2 P웰 상에 형성되며, 상기 출력전압 또는 상기 출력전류를 제공받아 상기 제2 N웰과 상기 제2 P웰에 의하여 트리거 동작을 수행하고, 플로팅 N+도핑영역 및 플로팅 P+도핑영역 중 적어도 어느 하나를 이용하여 홀딩전압을 형성하는 제2 정전기방전보호부를 포함하고,상기 제1 정전기방전보호부는,상기 양의 단자에 연결되고, 상기 제1 N웰 상에 형성되며, 고농도로 도핑된 제1 N+도핑영역;상기 제2 노드에 연결되고, 상기 제1 P웰 상에 형성되며, 고농도로 도핑된 제2 N+도핑영역;상기 기준전위에 연결되고, 상기 제1 P웰 상에 형성되며, 고농도로 도핑된 제1 P+도핑영역;상기 제1 P웰과 상기 제1 P+도핑영역 사이에 연결된 제1 P웰 저항; 및상기 기준전위에 연결되고, 상기 제1 P웰 표면에 형성되며, 게이트 전극 및 게이트 산화막을 포함하는 게이트를 포함하는 ESD 보호회로
2 2
제1항에 있어서, 상기 제1 정전기방전보호부는 상기 애벌런치 항복에 따른 소정의 상기 임계값에서의 상기 출력전압이 상기 트리거 동작이 수행되는 전압보다 낮아 상기 제2 정전기방전보호부 보다 먼저 동작하는 ESD 보호회로
3 3
제1항에 있어서, 상기 플로팅 P+도핑영역은 상기 출력전압 또는 상기 출력전류를 제공받는 ESD 보호회로
4 4
제1항에 있어서,상기 제1 P웰과 상기 제2 N웰은 소정의 간격이 이격되어 형성되는 ESD 보호회로
5 5
삭제
6 6
제1항에 있어서,상기 출력전압 또는 상기 출력전류는 상기 제2 N+도핑영역에서 상기 플로팅 P+도핑영역으로 제공되는 ESD 보호회로
7 7
제1항에 있어서,상기 제1 N+도핑영역, 상기 게이트, 상기 제2 N+도핑영역 및 상기 제1 P웰은 트랜지스터를 형성하되,상기 트랜지스터의 드레인은 상기 제1 N+도핑영역, 상기 트랜지스터의 소스는 상기 제2 N+도핑영역 및 상기 트랜지스터의 바디(Body)는 상기 제1 P웰인 ESD 보호회로
8 8
제1항에 있어서, 상기 제2 정전기방전호부는,상기 양의 단자에 연결되고, 상기 제2 N웰 상에 형성되며, 고농도로 도핑된 제3 N+도핑영역;상기 양의 단자에 연결되고, 상기 제2 N웰 상에 형성되며, 고농도로 도핑된 제2 P+도핑영역;상기 제2 N웰과 상기 제3 N+도핑영역 사이에 연결된 제2 N웰 저항;상기 음의 단자에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 제4 N+도핑영역;상기 음의 단자에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 제3 P+도핑영역; 및상기 제2 P웰과 상기 제3 P+도핑영역 사이에 연결된 제2 P웰 저항을 포함하고,상기 플로팅 N+도핑영역은 상기 제2 N웰 상에 형성되고, 고농도로 도핑되며,상기 플로팅 P+도핑영역은 상기 제2 노드에 연결되고, 상기 제2 P웰 상에 형성되며, 고농도로 도핑된 ESD 보호회로
9 9
제8항에 있어서,상기 제2 P+도핑영역, 상기 제2 N웰 및 상기 제2 P웰은 PNP트랜지스터를 형성하고, 상기 제2 N웰, 상기 제2 P웰 및 상기 제4 N+도핑영역은 NPN트랜지스터를 형성하는 ESD 보호회로
10 10
제9항에 있어서,상기 제2 정전기방전보호부는 상기 제2 N웰과 상기 제2 P웰 사이에서 애벌런치 항복이 발생하면 상기 PNP트랜지스터가 턴 온되고, 상기 턴 온된 PNP트랜지스터를 통하여 흐르는 전류에 의하여 상기 NPN트랜지스터를 턴 온 시켜 상기 PNP트랜지스터와 상기 NPN트랜지스터의 래치(Latch)로 동작하는 ESD 보호회로
11 11
제9항에 있어서,상기 플로팅 N+도핑영역은 상기 PNP트랜지스터가 턴 온 될 때 상기 PNP트랜지스터의 전류이득을 감소시키고, 상기 플로팅 P+도핑영역은 상기 NPN트랜지스터가 턴 온 될 때 상기 NPN트랜지스터의 전류이득을 감소시켜 상기 홀딩전압을 형성하는 ESD 보호회로
12 12
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 단국대학교 대학IT연구센터지원 차세대 융복합 시스템용 아날로그 IP 핵심설계 기술 개발