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하나 이상의 OTP 메모리 셀로 이루어진 셀 어레이; 및 읽기 모드에서 읽기 신호에 따라 상기 OTP 메모리 셀에 제공된 프로그램 데이터가 출력될 때, 상기 읽기 신호에 글리치 펄스(glitch pulse)가 발생하면 이후 읽기 모드는 미 수행되게 하는 IRD 제어 회로를 포함하는 차동 쌍 구조의 이퓨즈 OTP 메모리 장치
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제 1 항에 있어서,상기 IRD 제어회로는, 상기 읽기 신호가 하이 상태가 되면 현재 수행되는 읽기 모드가 계속 수행되도록 IRD 신호를 출력하는 차동 쌍 구조의 이퓨즈 OTP 메모리 장치
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제 2 항에 있어서, 상기 읽기 신호가 로우 상태가 되더라도 상기 IRD 신호는 하이 상태를 계속 유지하여 상기 읽기 신호에 의해 출력되는 데이터가 그대로 유지되게 하는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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제 2 항에 있어서, 상기 IRD 신호가 로우 상태에서 하이 상태가 되면 상기 읽기 모드가 수행되고, 상기 읽기 모드는 IC 칩의 파워(power)가 다운될 때까지 계속 수행되는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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제 1 항에 있어서, 상기 IRD 제어회로는, 읽기(RD) 신호를 인가받는 제1 인버터; 상기 제1 인버터의 출력과 제1 NAND의 출력을 인가받는 제2 NAND; 상기 제2 NAND의 출력과 IRSTb 신호를 인가받는 제3 NAND; 상기 제3 NAND의 출력과 제2 인버터를 통해 반전된 읽기(RD) 신호를 인가받고 IRD 신호를 출력하는 제4 NAND;를 포함하고, 상기 제1 NAND 게이트는 상기 IRSTb 신호와 상기 제2 NAND 게이트의 출력을 인가받고 논리 연산된 신호를 상기 제2 NAND 게이트의 입력 신호로 인가하도록 구성되는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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제 1 항에 있어서, 직렬로 연결되는 제1 NMOS 및 제2 NMOS; 상기 제1 NMOS와 제2 NMOS의 접속 노드에 연결된 제1 이퓨즈; 직렬로 연결되는 제3 NMOS 및 제4 NMOS; 상기 제3 NMOS와 제4 NMOS의 접속 노드에 연결된 제2 이퓨즈; 상기 제2 NMOS 및 제4 NMOS의 게이트에 연결되는 읽기 워드 라인(RWL); 및 가변 풀-업 부하 회로에 의하여 비트라인(BL)(BLb)의 전압이 풀-업 된 경우 상기 비트라인 BL과 BLb의 차동 전압을 센싱하는 감지 증폭기를 더 포함하고,상기 비트라인 BL에 대한 센싱 동작이 완료될 때, 상기 제2 NMOS와 제4 NMOS는 오프(off) 되는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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제 6 항에 있어서,상기 제2 NMOS와 상기 제4 NMOS가 오프(off) 되면, DC 전류가 차단되는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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제 7 항에 있어서,상기 DC 전류 차단은 워드 라인(WL)에 펄스를 인가하는 구동방식이 이용되는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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제 6 항에 있어서,상기 가변 풀-업 부하 회로는 센싱 마진 테스트를 수행하며, 프로그램 검증 읽기 모드와 읽기 모드에서 사용되는 비트라인(Bit Line) 프리차지 회로의 풀-업 부하의 임피던스를 가변시키는 차동 쌍 구조의 이-퓨즈 OTP 메모리 장치
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