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반도체 채널 저항의 등가 회로를 구성하는 방법에 있어서,반도체 채널 저항의 제 1 전극 및 제 2 전극을 정의하는 단계;상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 수동 소자부를 정의하는 단계 - 상기 수동 소자부는 병렬 연결된 적어도 두 개의 수동 소자를 포함함 - ; 및상기 수동 소자부 내 상기 적어도 두 개의 수동 소자의 파라미터값을 각각 결정하는 단계를 포함하는 등가 회로 구성 방법
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제 1 항에 있어서,상기 수동 소자부는 병렬 연결된 등가 저항 및 등가 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 1 항에 있어서, 상기 반도체 채널 저항은,기판;상기 기판 상에 형성된 버퍼층;상기 버퍼층 상에 형성된 채널층; 및상기 채널층 상에 형성되는 제 1 금속층 및 제 2 금속층을 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 3 항에 있어서, 상기 제 1 금속층은 상기 제 1 전극에 대응하고, 상기 제 2 금속층은 상기 제 2 전극에 대응하며, 상기 수동 소자부는 상기 채널층에 대응하는 것을 특징으로 하는 등가 회로 구성 방법
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제 3 항에 있어서, 상기 채널층은,상기 버퍼층 상에 형성되는 갈륨나이트라이드(GaN)층; 및상기 갈륨나이트라이드층 상에 형성되는 알루미늄갈륨나이트라이드(AlGaN)층을 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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반도체 채널 저항의 등가 회로를 구성하는 방법에 있어서,반도체 채널 저항의 제 1 전극, 제 2 전극 및 접지 전극을 정의하는 단계;상기 제 1 전극 및 상기 제 2 전극 사이에 연결되는 제 1 수동 소자부를 정의하는 단계;상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 수동 소자부를 정의하는 단계;상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 수동 소자부를 정의하는 단계; 및상기 제 1 수동 소자부, 상기 제 2 수동 소자부 및 상기 제 3 수동 소자부 내 수동 소자들의 파라미터값을 각각 결정하는 단계를 포함하는 등가 회로 구성 방법
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제 6 항에 있어서,상기 제 1 수동 소자부는 상기 제 1 전극 및 상기 제 2 전극 사이에 병렬로 연결되는 제 1 저항 및 제 1 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 6 항에 있어서,상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 저항을 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 6 항에 있어서,상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 연결되는 제 2 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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상기 제 2 수동 소자부는 상기 제 1 전극 및 상기 접지 전극 사이에 병렬로 연결되는 제 2 저항 및 제 2 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 6 항에 있어서,상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 저항을 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 6 항에 있어서,상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 연결되는 제 3 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 6 항에 있어서,상기 제 3 수동 소자부는 상기 제 2 전극 및 상기 접지 전극 사이에 병렬로 연결되는 제 3 저항 및 제 3 커패시터를 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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제 6 항에 있어서, 상기 반도체 채널 저항은,기판;상기 기판 상에 형성된 버퍼층;상기 버퍼층 상에 형성된 채널층; 및상기 채널층 상에 형성되는 제 1 금속층 및 제 2 금속층을 포함하는 것을 특징으로 하는 등가 회로 구성 방법
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